物；
[0081] 参考图6和图7所示，首先，在所述半导体衬底100'上、所述氮化硅层250'上和 所述第一侧墙31'的表面沉积镍层600' ；再次，进行退火，使得所述镍层600'和相邻两所 述栅极堆栈结构20'之间暴露出来的半导体衬底100发生反应，以在半导体衬底100'的表 面生成镍化物79' ；然后，去除多余的镍层600'。
[0082] 在这一步骤中，由于相邻两栅极堆栈结构的之间仅仅形成有很薄的第一侧墙31'， 所述相邻两栅极堆栈结构的之间的间距的高宽比还是比较大，所述镍层600能够顺利的沉 积到所述半导体衬底100'的表面上。
[0083] 步骤S15 :在所述第一侧墙和所述镍化物上形成第二侧墙。
[0084] 参考图8所示，形成第二侧墙32'。本实施例中，所述第二侧墙32'的形成方法可 以为：首先，在所述半导体衬底1〇〇'、第一侧墙31'和所述氮化硅层250'上沉积氮氧化硅 层，然后，利用等离子体刻蚀工艺刻蚀所述半导体衬底100表面和所述氮化硅层250'上的 氮氧化硅层，以形成位于所述栅极堆栈结构20'两侧的第二侧墙32'。
[0085] 实施例二
[0086] 参考图9所示，结合图10至图14所示，本实施例提供一种快闪存储器的形成方 法，具体如下：
[0087] 步骤S21 :提供半导体衬底，所述半导体衬底上包括中心区域和外围区域；
[0088] 如图10所示，提供半导体衬底100"，所述半导体衬底上包括中心区域（cell)90" 和外围区域（periphery) 70"。本领域技术人员能够理解，在所述中心区域90"上形成存 储阵列，在所述外围区域70"形成存储器的外围电路。在本实施例中，所述存储阵列为 ETOX(Electron Tunneling Oxide，隧穿氧化层）NOR Flash。
[0089] 步骤S22 :在所述中心区域的半导体衬底上形成至少两个栅极堆栈结构，在所述 外围区域的所述半导体衬底上从下至上依次形成栅氧化层和多晶硅层；
[0090] 继续参考图10所示，在所述半导体衬底100"的中心区域90"上形成至少两个栅 极堆栈结构20"。在本实施例中，所述栅极堆栈结构为ETOX(Electron Tunneling Oxide, 隧穿氧化层）NOR Flash中的栅极堆栈结构，从下至上依次包括：栅氧化层、浮栅层、ONO层 和控制栅层（未标示）。其中，在所述控制栅层的表面，还形成有氮化硅层250"作为保护 层。本实施例中，所述栅极堆栈结构20"之间的间距为500Α~1000 Α,所述栅极堆栈结构的 闻度为 3000 Λ；~5(ΚΜ)Α<).
[0091] 在所述半导体衬底100"的外围区域70形成栅氧化层110"和多晶硅层500"。在 本实施例中，所述多晶硅层500"上还形成有氮化硅层250作为保护层。
[0092] 步骤S23 :在所述栅极堆栈结构两侧形成第一侧墙；
[0093] 继续参考图10所示，形成第一侧墙31"。所述形成第一侧墙31"的实施方式与实 施例一的步骤S13类似。所述第一侧墙31"的厚度为100 A~300 A，非常的薄，故在形成所 述第一侧墙31"后，对相邻两栅极堆栈结构的之间间距的高宽比的改变不是很大。
[0094] 步骤S24 :在相邻两所述栅极堆栈结构之间的半导体衬底上形成第一镍化物；
[0095] 参考图10和图11所示，类似实施例一中的步骤S14,在所述半导体衬底100"上、 所述氮化硅层250"上和所述第一侧墙31"的表面沉积镍层600"，进行退火，在相邻两所述 栅极堆栈结构之间的半导体衬底1〇〇"的表面生成第一镍化物79"。
[0096] 在这一步骤中，由于中心区域90"上相邻两栅极堆栈结构的之间仅仅形成有很薄 的第一侧墙31"，所述相邻两栅极堆栈结构的之间的间距的高宽比还是比较大，所述镍层 600"能够顺利的沉积到所述半导体衬底100"的表面上。
[0097] 步骤S25 :在所述第一侧墙外侧形成第二侧墙；
[0098] 参考图12,类似实施例以中步骤S15,在所述中心区域90"的极堆栈结构外侧形成 第二侧墙32"，所述第二侧墙32"的材质为氮化硅，厚度为300 A~400 A,.
[0099] 步骤S26 :对所述多晶硅层和氧化硅层进行选择性刻蚀，以在所述外围区域形成 至少两个栅极结构；
[0100] 参考图13所示，本步骤中，还包括先去除所述外围区域70"的氮化硅层250"，以露 出所述多晶硅层500"的步骤。在露出所述多晶硅层500"之后，对所述多晶硅层500"和栅 氧化层110"进行选择性刻蚀，以形成外围区域70"上外围器件的栅极结构（未标示）。
[0101] 步骤S27 :在所述栅极结构两侧形成第三侧墙；
[0102] 继续参考图13所示，在所述栅极结构两侧形成第三侧墙33"的步骤包括：在所述 中心区域90"和所述外围区域70"上沉积第三侧墙层330"，其中，在所述中心区域90"，所 述第三侧墙层330"至少填满相邻两所述栅极堆栈结构20"之间的空隙。
[0103] 在沉积第三侧墙层330"之后，在所述外围区域70"进行各向异性等离子刻蚀，使 得所述第三侧墙层330"形成所述外围区域70"上栅极结构两侧的第三侧墙33"。
[0104] 步骤S28 :在所述栅极结构的顶部以及两栅极结构之间的第三侧墙之间的半导体 衬底上形成第二镍化物77"。
[0105] 参考图14所示，形成第二镍化物77"的方式，包括：首先，在所述中心区域90"和 所述外围区域70"上沉积镍层；再次，进行退火，使得所述镍层和外围区域70"上相邻两所 述栅极结构20"之间暴露出来的半导体衬底100"发生反应，以在半导体衬底100"的表面 生成第二镍化物77" ;然后，去除多余的镍层。
[0106] 综上所述，本发明通过先形成好栅极堆栈结构之间的镍化物，再形成外侧的第二 侧墙的方式，避免了沉积镍层时，由于第二侧墙的阻挡，镍层接触不到半导体衬底1〇〇"的问 题，导致后续不能形成镍化物的问题。
[0107] 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0108] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟 悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因 此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完 成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1. 一种快闪存储器的形成方法，其特征在于，所述快闪存储器的形成方法至少包括： 提供半导体衬底； 在所述半导体衬底上形成至少两个栅极堆栈结构； 在每一所述栅极堆栈结构的两侧形成第一侧墙； 在相邻两所述栅极堆栈结构之间的半导体衬底上形成镍化物； 在所述第一侧墙和所述镍化物上形成第二侧墙。2. 根据权利要求1所述的快闪存储器的形成方法，其特征在于：相邻两所述栅极堆栈 结构之间间隙的高宽比大于4. 5。3. 根据权利要求1所述的快闪存储器的形成方法，其特征在于：所述第一侧墙的材质 为氧化硅,厚度为100A~300A<4. 根据权利要求1所述的快闪存储器的形成方法，其特征在于：所述栅极堆栈结构从 下至上依次包括：栅氧化层、浮栅层、0N0层、控制栅层和氮化硅层。5. -种快闪存储器的形成方法，其特征在于，所述快闪存储器的形成方法至少包括： 提供半导体衬底，所述半导体衬底上包括中心区域和外围区域； 在所述中心区域的半导体衬底上形成至少两个栅极堆栈结构，在所述外围区域的所述 半导体衬底上从下至上依次形成栅氧化层和多晶硅层； 在所述栅极堆栈结构两侧形成第一侧墙； 在相邻两所述栅极堆栈结构之间的半导体衬底上形成第一镍化物； 在所述第一侧墙外侧形成第二侧墙； 对所述多晶硅层和氧化硅层进行选择性刻蚀，以在所述外围区域形成至少两个栅极结 构； 在所述栅极结构两侧形成第三侧墙； 在所述栅极结构的顶部以及两栅极结构之间的第三侧墙之间的半导体衬底上形成第 二镍化物。6. 根据权利要求5所述的快闪存储器的形成方法，其特征在于：在所述栅极堆栈结构 两侧形成第一侧墙的步骤之前，还包括在在所述外围区域的多晶硅层上形成保护层的步 骤，在所述第一侧墙和所述第一镍化物上形成第二侧墙的步骤之后，在对所述多晶硅层和 氧化硅层进行选择性刻蚀的步骤之前，还包括去除所述保护层，以露出所述多晶硅层的步 骤。7. 根据权利要求5所述的快闪存储器的形成方法，其特征在于：在所述栅极结构两侧 形成第三侧墙的步骤包括：在所述第二侧墙层、所述外围区域的栅极结构和暴露出来的半 导体衬底上形成第三侧墙层，所述第三侧墙层至少填满相邻两所述栅极堆栈结构之间的空 隙。8. 根据权利要求5所述的快闪存储器的形成方法，其特征在于：相邻两所述栅极堆栈 结构之间间隙的高宽比大于4. 5。9. 根据权利要求5所述的快闪存储器的形成方法，其特征在于：所述第一侧墙的材质 为氧化硅，厚度为100A-300110. 根据权利要求5所述的快闪存储器的形成方法，其特征在于：所述第二侧墙的材质 为氮化娃，厚度为30.0A~40.01
【专利摘要】本发明提供一种快闪存储器的形成方法，所述快闪存储器的形成方法至少包括：提供半导体衬底；在所述半导体衬底上形成至少两个栅极堆栈结构；在每一所述栅极堆栈结构的两侧形成第一侧墙；在相邻两所述栅极堆栈结构之间的半导体衬底上形成镍化物；在所述第一侧墙和所述镍化物上形成第二侧墙。本发明的技术方案中通过先形成好栅极堆栈结构之间的镍化物，再形成外侧的第二侧墙的方式，避免了沉积镍层时，由于第二侧墙的阻挡，镍层接触不到半导体衬底的问题，导致后续不能形成镍化物的问题。
【IPC分类】H01L21/8247
【公开号】CN105097709
【申请号】CN201410219995
【发明人】胡建强
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年11月25日
【申请日】2014年5月22日