记忆元件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆元件及其制造方法。
【背景技术】
[0002]非易失性记忆体由于具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类记忆体，以维持电器产品的正常操作。特别是，快闪记忆体(FlashMemory)由于具有可多次进行数据的存入、读取、擦除等操作，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。
[0003]随着元件集成度的增加，元件尺寸不断缩小。然而，快闪记忆体并非每一个构件可以持续缩小，而必须维持在一定尺寸。举例来说，在制造快闪记忆体时，通常会将源极线以及源极接触窗的尺寸制作得较大于位元线以及漏极接触窗的尺寸，以降低片电阻。然而，采用此种方法，字元线的布局相当复杂，字元线在通过源极线时必须设计成弯曲状，需考量复杂的光学邻近效应修正问题，因此，其光罩的费用相当高。此外，其工艺裕度也非常小，容易造成均匀度不佳等问题。
[0004]由此可见，上述现有的记忆元件及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
【发明内容】
[0005]本发明的目的在于，克服现有的记忆元件及其制造方法存在的缺陷，而提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以降低源极线以及源极接触窗的片电阻，非常适于实用。
[0006]本发明的另一目的在于，克服现有的记忆元件及其制造方法存在的缺陷，而提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其所使用的光罩可以不需要进行过于复杂的光学邻近效应修正，从而更加适于实用。
[0007]本发明的再一目的在于，克服现有的记忆元件及其制造方法存在的缺陷，而提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以与现有的工艺整合，从而更加适于实用。
[0008]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件的制造方法，包括在衬底中形成多个隔离结构，每一隔离结构在第一方向延伸。在所述衬底上形成多个控制栅极，每一控制栅极在第二方向延伸，所述第一方向与所述第二方向不同。在每一控制栅极下方，任意相邻的两个隔离结构的间的所述衬底上依序形成穿隧介电层、浮置栅极与栅间介电层。在所述衬底的第一区中的所述控制栅极的两侧分别形成第一掺杂区，在所述衬底的第二区中的所述控制栅极的两侧分别形成第二掺杂区以及在所述衬底的第三区中形成多个第三掺杂区，其中所述第三区位于第一区与第二区之间。在所述衬底上形成罩幕层，所述罩幕层具有相交的第一开口与第二开口。所述第一开口在所述第一方向延伸，至少裸露出部分所述第一掺杂区、部分所述第二掺杂区、部分所述第三掺杂区以及部分所述控制栅极，且所述第二开口在所述第二方向延伸，裸露出所述第三区的所述隔离结构与所述第三掺杂区。移除所述第二开口裸露的所述隔离结构，以在所述衬底中形成多个第一自行对准沟渠。以所述罩幕层为植入罩幕，进行离子植入工艺，以形成第一埋入式掺杂区与第二埋入式掺杂区。第一埋入式掺杂区在所述第一方向延伸，位于所述第一开口裸露的并通过所述控制栅极下方的所述衬底中，电性连接所述第一开口裸露的所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区。第二埋入式掺杂区在所述第二方向延伸，位于所述第二开口裸露的所述第三掺杂区下方的所述衬底中以及所述第一自行对准沟渠底部及侧壁周围的所述衬底中，且电性连接所述第三掺杂区，所述第一埋入式掺杂区电性连接所述第二埋入式掺杂区。移除所述罩幕层。
[0009]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0010]前述的记忆元件的制造方法，还包括在与所述第一埋入式掺杂区电性连接且最靠近所述第二埋入式掺杂区的所述第一掺杂区上形成至少一第一源极接触窗。在与所述第一埋入式掺杂区电性连接且最靠近所述第二埋入式掺杂区的所述第二掺杂区上形成至少一第二源极接触窗。
[0011]前述的记忆元件的制造方法，其中所述第一开口裸露出至少两个相邻的第一掺杂区、至少两个相邻的第二掺杂区、至少两个相邻的第三掺杂区、至少一隔离结构以及部分所述控制栅极，且在进行形成所述第一自行对准沟渠的步骤时，还包括移除所述第一开口裸露的所述隔离结构，以形成多个第二自行对准沟渠，且所述第一埋入式掺杂区还延伸到所述第二自行对准沟渠底部与侧壁周围的所述衬底中。
[0012]前述的记忆元件的制造方法，还包括:在所述第一区中，在最靠近第二埋入式掺杂区的所述第二自行对准沟渠上形成一第一源极接触窗，与所述第一埋入式掺杂区电性连接；以及在所述第二区中，在最靠近第二埋入式掺杂区的所述第二自行对准沟渠上形成一第二源极接触窗，与所述第一埋入式掺杂区电性连接。
[0013]前述的记忆元件的制造方法，其中所述离子植入工艺为倾斜角离子植入工艺，其中所述倾斜角离子植入工艺的离子植入方向与所述衬底的法线的夹角为O度至35度。
[0014]本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件，包括衬底，包括一第一区、一第二区与一第三区，其中所述第三区位于所述第一区与所述第二区的间。衬底中具有多个第一自行对准沟渠。第一埋入式掺杂区，在一第一方向延伸，位于部分所述第一区、部分所述第二区与部分所述第三区的所述衬底中。第二埋入式掺杂区，在一第二方向延伸，位于所述第一自行对准沟渠底部及侧壁周围的所述第三区的所述衬底中，且所述第一埋入式掺杂区与所述第二埋入式掺杂区电性连接，所述第一方向与所述第二方向不同。多个控制栅极，在所述第二方向延伸，位于所述第二埋入式掺杂区的两侧的所述衬底上方，且跨过所述第一埋入式掺杂区。记忆元件还包括多个浮置栅极、多个穿隧介电层以及多个栅间介电层。每一浮置栅极位于所对应的控制栅极与所述衬底之间。每一穿隧介电层位于所对应的浮置栅极与所述衬底之间。每一栅间介电层位于所对应的浮置栅极与所对应的控制栅极之间。多个第一掺杂区，位于所述第一区中每一所述控制栅极两侧的所述衬底中。多个第二掺杂区，位于所述第二区中每一所述控制栅极两侧的所述衬底中。多个第三掺杂区，位于所述第三区的所述衬底中。所述第一埋入式掺杂区穿过所述控制栅极下方，电性连接部分所述第一掺杂区、部分所述第二掺杂区以及部分所述第三掺杂区，且所述第二埋入式掺杂区电性连接所述第三掺杂区。
[0015]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0016]前述的记忆元件，还包括:第一源极接触窗，在所述第一区中，位于与所述第一埋入式掺杂区电性连接且最靠近所述第二埋入式掺杂区的所述第一掺杂区上；以及第二源极接触窗，在所述第二区中，位于与所述第一埋入式掺杂区电性连接且最靠近所述第二埋入式掺杂区的所述第二掺杂区上。
[0017]前述的记忆元件，其中所述第一埋入式掺杂区电性连接至少两行相邻的第一掺杂区、至少两行相邻的第二掺杂区以及至少两个相邻的第三掺杂区，且更延伸到所述衬底中的多数个第二自行对准沟渠底部与侧壁周围的所述衬底中，其中所述第二自行对准沟渠在所述第一方向延伸呈一行，位于与所述第一埋入式掺杂区电性连接的所述至少两行相邻的第一掺杂区之间、所述至少两行相邻的第二掺杂区之间以及至少两个相邻的第三掺杂区之间。
[0018]前述的记忆元件，还包括:第一源极接触窗，位于所述第一区中最靠近所述第二埋入式掺杂区的所述第二自行对准沟渠上，与所述第一埋入式掺杂区电性连接；以及第二源极接触窗，位于所述第二区中最靠近所述第二埋入式掺杂区的所述第二自行对准沟渠上，与所述第一埋入式掺杂区电性连接。
[0019]前述的记忆元件，还包括:至少两个第一源极接触窗，在所述第一区中，位于与所述第一埋入式掺杂区电性连接且最靠近所述第二埋入式掺杂区的所述至少两个相邻的第一掺杂区上；以及至少两个一第二源极接触窗，在所述第二区中，位于与所述第一埋入式掺杂区电性连接且最靠近所述第二埋入式掺杂区的所述至少两个相邻的第二掺杂区上。
[0020]本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆元件及其制造方法至少具有下列优点及有益效果:
[0021]一、本发明的记忆元件及其制造方法，可以降低源极线以及源极接触窗的片电阻。
[0022]二、本发明的记忆元件及其制造方法，所使用的光罩可以不需要进行过于复杂的光学邻近效应修正。
[0023]三、本发明的记忆元件及其制造方法，可以与现有的工艺整合。
[0024]综上所述，本发明是有关于一种记忆元件及其制造方法。该记忆元件的制造方法，包括以罩幕层做为植入罩幕，进行离子植入工艺，以在衬底中形成第一埋入式掺杂区与第二埋入式掺杂区。第一埋入式掺杂区在第一方向延伸，通过所述控制栅极，电性连接控制栅极两侧的第一掺杂区、第二掺杂区以及第三掺杂区。第二埋入式掺杂区在所述第二方向延伸，位于第三掺杂区下方的衬底中，电性连接第三掺杂区，且第一埋入式掺杂区电性连接第二埋入式掺杂区。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0025]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0026]图1A至图1E是依据本发明第一实施例绘示的记忆元件的制造方法的流程的俯视图。
[0027]图2A至图2E是绘示图1A至图1E沿切线I1-1I的剖面示