三维叠层半导体结构及其制造方法
【技术领域】
[0001] 本发明是有关于一种三维叠层半导体结构及其制造方法，且特别是有关于一种具 有介电支撑体（dielectric support)于复合层柱体（multi-layered pillars)间的三维 叠层半导体结构及其制造方法。
【背景技术】
[0002] 非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电 源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提 出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达 到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门（NAND)型闪存结构被 提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。
[0003] 以传统方法制作的三维叠层存储器结构，当宽深比（aspect ratio)越大，其叠层 柱体经常出现易弯曲甚至倒塌的问题。图1为一传统三维叠层存储器结构中产生弯曲柱体 的立体示意图。已有相关研究指出柱体结构的变形与柱体的高度H和宽度L有关。图1中， Y是表面张力，E是杨氏模数（Young modulus), δ是结构变形，其中。因 此，若三维叠层半导体结构的柱体既高且窄，将容易弯曲变形，甚至倒塌。
[0004] 再者，三维叠层半导体结构的复合层柱体是氧化层-多晶硅层（O-P)交替而成的 柱体，会出现应力不平衡的情况，在后续制造过程中容易倒塌或变形。而且氧化层是介电 层，而多晶硅是导电层，材料特性不同，因此O-P复合层柱体的垂直侧壁会形成一锯齿形轮 廓（zig-zag profile),可能会对三维叠层半导体结构的电性产生影响。
【发明内容】
[0005] 本发明是有关于一种三维叠层半导体结构及其制造方法。根据实施例的制造方 法，包括多个第一介电层和第二介电层交替叠层而成的一复合层是先形成于基板上，之后 再进行图案化和导体置换。实施例的制造方法解决了传统叠层半导体结构常发生的复合层 柱体产生弯曲和/或倒塌的问题。据实施例的结构，一介电支撑体Sd是形成于两复合层柱 体之间可加强整体结构的强度，并提供了结构有自对准轮廓和良好的电子特性可靠度。
[0006] 根据一实施例，是提出一种三维叠层半导体结构的制造方法，包括：形成一复合层 于一基板上，该复合层包括多个第一介电层和多个第二介电层交替叠层而成；
[0007] 图案化复合层以形成多个第一图案化叠层和多个间距于第一图案化叠层之间，第 一图案化叠层其中之一具有一宽度H)，间距其中之一具有一宽度Fs，宽度FO等于或大于2 倍的宽度Fs (-实施例中，宽度FO等于3倍的宽度Fs);
[0008] 移除第一图案化叠层其中之一的部份第二介电层，以于第一图案化叠层中形成多 个第一空腔（first cavities);和
[0009] 填充第一导体于第一图案化叠层的第一空腔内。
[0010] 根据实施例，是提出一种三维叠层半导体结构至少包括：多个第一图案化叠层形 成于一基板上以及多个间距于第一图案化叠层之间，和一接垫区域位于第一图案化叠层之 外第一图案化叠层其中之一包括两复合层柱体(multi-layered pillars)和一介电支撑体 (dielectric support)夹置于复合层柱体之间。接垫区域被电性连接至复合层柱体。复合 层柱体其中之一包括第一介电层和第一导体交替叠层而成。介电支撑体包括第一介电层和 第二介电层交替叠层而成。其中，第一图案化叠层是沿一第一方向延伸，接垫区域是沿一第 二方向延伸，第二方向是与第一方向垂直。
[0011] 根据一实施例，再提出一种三维叠层半导体结构的制造方法，包括：
[0012] 形成一复合层（a multi-layer)于一基板上，该复合层包括多个第一介电层 (first dielectric layers)和多个第二介电层（second dielectric layers)交替叠层而 成，其中这些第一介电层为多个具有压缩应力的氧化层，这些第二介电层为多个具有伸张 应力的氮化层；
[0013] 图案化该复合层以形成多个第一图案化叠层（first patterned stacks)和多个 间距（spaces)于这些第一图案化叠层之间，这些第一图案化叠层其中之一具有一宽度F0， 这些间距其中之一具有一宽度Fs，该宽度FO等于或大于2倍的该宽度Fs ;
[0014] 移除这些第一图案化叠层其中之一的部份这些第二介电层，以于该第一图案化叠 层中形成多个第一空腔（first cavities),这些第二介电层剩余部份和这些第一介电层构 成一介电支撑体（a dielectric support),该介电支撑体具有一宽度Fl ;和
[0015] 填充第一导体（first conductors)于该第一图案化叠层的这些第一空腔内。
[0016] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。
【附图说明】
[0017] 图1为一传统三维叠层存储器结构中产生弯曲柱体的立体示意图。
[0018] 图2A~图6A和图2B~图6B是绘示本发明一实施例的三维叠层半导体结构的制 造方法。
[0019] 图7A和图7B是绘示依本发明一实施例的制造方法制作的具有电荷捕捉层和位线 的三维叠层半导体结构的示意图。
[0020] 图8A~图12A和图8B~图12B是绘示本发明一实施例的具接垫区域的三维叠层 半导体结构的制造方法。
[0021] 图13是绘示依本发明实施例制作的其中一种三维叠层半导体结构的示意图。
[0022] 【符号说明】
[0023] 20 :基板
[0024] 211、211B、211T :第一介电层
[0025] 221、221B、221T :第二介电层
[0026] 21M-1 :第一图案化叠层
[0027] 23:间距
[0028] 241 :第一空腔
[0029] 242 :第二空腔
[0030] 25:导电层
[0031] 25L:导电内衬
[0032] 251 :第一导体
[0033] 251s :第一导体的侧壁
[0034] 21M-2 :第二图案化叠层
[0035] 252 :第二导体
[0036] 252s :第二导体的侧壁
[0037] 31 :第一绝缘层
[0038] 32 :接垫区域
[0039] 33 :沟道
[0040] 35 :第二绝缘层
[0041] Sd:介电支撑体
[0042] Fl :介电支撑体的宽度
[0043] FO :第一图案化叠层的宽度
[0044] Fs:间距的宽度
[0045] Ρ1、ΡΓ :第一柱体
[0046] Ρ2 :第二柱体
[0047] Pm:复合层柱体
[0048] al ~a5、al ~a8、bl ~b5 :位置点
[0049] WL :字线
[0050] BL :位线
[0051] SSL:串行选择线
[0052] GSL :接地选择线
[0053] H:高度
[0054] L :宽度
[0055] Y :表面张力
[0056] E :杨氏模数
[0057] δ :结构变形
【具体实施方式】
[0058] 在本
【发明内容】
的实施例中，是提出三维叠层半导体结构的制造方法及其制得的结 构。实施例提出的三维叠层半导体结构的制造方法，一复合层（a multi-layer)包括多个第 一介电层和多个第二介电层交替叠层而形成于一基板上，接着图案化复合层以形成多个第 一图案化叠层（first patterned stacks)和多个间距（spaces)于这些第一图案化叠层之 间。实施例中，第一介电层为具有压缩应力（compressive stre