应用于iii-v族衬底的复合栅介质层及其制作方法
【技术领域】
[0001]本发明涉及应用于πι-v族衬底的复合栅介质结构，尤其是一种应用于II1-V族衬底的复合栅介质层及其制作方法。
【背景技术】
[0002]随着微电子技术的不断发展，以InGaAs、InP、InAs, GaAs, GaSb等为代表的II1-V族化合物半导体因其具有优于硅的电子迀移率或空穴迀移率，被认为是作为后摩尔技术时代替代硅沟道制作金属一氧化物一半导体(MOS)场效应晶体管的重要备选材料。
[0003]II1-V族衬底与栅介质界面普遍存在着大量的界面缺陷密度，通常比Si02/Si的界面陷阱密度高1-2个数量级，高的界面陷阱密度会大大降低载流子的迀移率，导致导通电阻增大，功耗增加。目前，业界科研学者通过采用基于原子层沉积技术的表面Al2O3钝化，界面硫化以及表面氮化等方法，栅介质/II1-V族衬底的界面质量及整体特性有了一定的提升，不过与Si02/Si界面质量相比仍有不小的差距。
[0004]另外，从器件可靠性及器件功耗方面，II1-V族衬底与栅介质结构也面临着诸多挑战。目前为止的大部分栅介质结构普遍存在着栅介质漏电大，可靠性差的缺点。如何在II1-V族衬底表面制备高可靠性，低缺陷界面态密度以及超低等价氧化物厚度的栅介质结构成为实现II1-V族衬底在后摩尔技术时代逻辑器件应用的关键技术。
【发明内容】
[0005](一 )要解决的技术问题
[0006]有鉴于此，本发明的主要目的在于针对上述已有技术的不足，提供了一种应用于πι-v族衬底的复合栅介质层及其制作方法，以降低界面态密度和边界陷阱密度，增加II1-V族MOS沟道迀移率，减小栅漏电流，并进一步提高介质层的耐压能力，提高II1-V族衬底MOS的质量和增强其可靠性。
[0007]( 二)技术方案
[0008]为达到上述目的，本发明提供了一种应用于II1-V族衬底的复合栅介质层，包括:形成于II1-V族衬底之上的AlxY2 x03界面钝化层；以及形成于该Al J2 x03界面钝化层之上的高介电绝缘层；其中1.2彡X彡1.9。
[0009]上述方案中，所述II1-V族衬底包括GaAs衬底、InP衬底、GaSb衬底、InAs衬底或InGaAs衬底及其外延片，其掺杂浓度大于等于I X 115Cm 3且小于等于5 X 10 17cm 3。
[0010]上述方案中，所述AlxY2 x03界面钝化层的厚度大于等于0.4nm且小于等于4nm。
[0011]上述方案中，所述高介电绝缘层包括Hf02、ZrO2, La2O3SY2O3,以及通过上述四种材料进行混合而得到的三元或多元化合物，该高介电绝缘层厚度大于等于Onm且小于等于4nm0
[0012]为达到上述目的，本发明还提供了一种应用于II1-V族衬底的复合栅介质层的制作方法，包括:
[0013]步骤1:清洗II1-V族衬底，在该II1-V族衬底之上生长Al2Oni钝化层，其中2.5 m 3 ；
[0014]步骤2:在该Al2Oni钝化层之上生长Y 20n强化层，其中2.5彡η彡3 ;
[0015]步骤3:对Al2Oni钝化层和Y 20η强化层进行原位热处理，实现Al 20?钝化层和Y 20η强化层的混合，获得AlxY2 χ03界面钝化层，其中1.2彡X彡1.9 ;
[0016]步骤4:在该AlxY2 χ03界面钝化层上生长高介电绝缘层。
[0017]上述方案中，步骤I中所述在II1-V族衬底之上生长Al2Oni钝化层，包括:利用原子层淀积的方法，在200°C -400°C条件下在II1-V族衬底之上生长厚度为(I1纳米的Al 20?钝化层，其中 0.2nm ^ Cl1^ 3.8nm。
[0018]上述方案中，该方法通过调节200 °C -400 °C原子层沉积温度来调节Al2Ojife化层中氧的含量，其中200°C倾向于形成低氧含量的Al2Ojife化层，m = 2.5 ;400°C倾向于形成高氧含量的Al2On^化层，m = 3 ;A120?钝化层中较低的氧含量，能够提高Al 20?钝化层中Al-O四面体网格结构的柔性，增加Al2Ojife化层中Al-ο四面体可旋转的特性，从而实现对于II1-V族衬底表面缺陷的钝化Ml2Oni钝化层中较高的氧含量，能够降低复合栅介质层的漏电并提升可靠性。
[0019]上述方案中，步骤2中所述在Α1203?化层之上生长Y2On强化层，包括:利用原子层淀积的方法，在200°C _400°C条件下在Al2Ojife化层之上生长厚度为d 2纳米的Y 20n强化层，其中 0.4nm < 山+(12< 4nm。
[0020]上述方案中，该方法通过调节200 °C -400 °C原子层沉积温度来调节Y2Or^S化层中氧的含量，其中200°C倾向于形成低氧含量的Y2On强化层，η = 2.5 ;400°C倾向于形成高氧含量的YA?化层，η = 3。
[0021]上述方案中，步骤3中所述对Α1203?化层和Y2On强化层进行原位热处理，是将Al2Ol^i化层和Y2On强化层在200°C -400°C条件下在原子层淀积设备中进行原位退火处理。
[0022]上述方案中，该方法通过调节原位热处理的温度来实现Α1203?化层和Y2On强化层按照一定比例的混合，混合比由Al2Om钝化层厚度七与Y A1强化层厚度d2的比(I1 = Cl2决定，其中19:1彡Cl1: d2< 1:19 ;该方法通过Al 20?钝化层和Y 20n强化层的混合得到Al J2 x03界面钝化层，实现AlxY2 x03界面钝化层的平均配位数2.8到4.2的调控，进而满足各种器件对界面缺陷密度以及可靠性的需求，其中，平均配位数2.8是在Cl1: d2等于19:1、m = 3及η =3的条件下获得的；平均配位数4.2是在d1:d2等于1:19、m = 2.5及η = 2.5的条件下获得的。
[0023]上述方案中，所述AlxY2 χ03界面钝化层中1.2彡X彡1.9是作为界面钝化层的较优结果，该AlxY2 χ03界面钝化层的平均配位数介于3.28至2.86，其中X = 1.2时平均配位数为3.28，X = 1.9时平均配位数为2.86。
[0024]上述方案中，步骤4中所述在AlxY2 χ03界面钝化层上生长高介电绝缘层，是利用原子层淀积的方法，在200°C -400°C条件下在AlxY2 x03界面钝化层上淀积厚度大于等于Onm且小于等于4nm的高介电绝缘层。
[0025](三)有益效果
[0026]从上述技术方案可以看出，本发明具有以下有益效果:
[0027]1、本发明提供的应用于II1-V族衬底的复合栅介质层及其制作方法，采用AlxY2 x03界面钝化层，通过调整Al2Oni中的氧浓度并向其中掺入Y2On,软化了 Al2Oni网格结构，使Al-O四面体之间具有更多的扭动自由度，AlxY2 x03更易与II1-V族衬底表面缺陷成键，实现界面缺陷的钝化。
[0028]2、本发明提供的应用于II1-V族衬底的复合栅介质层及其制作方法，采用AlxY2xO3界面钝化层，通过调整Al2Oni中的氧浓度并向其中掺入Y2On,提高了 AlxY2xO3的平均配位数，使其中Al-O四面体尽管可以扭动但是仍然在七配位的Y3+离子作用下被吸引在Y3+附近从而变得更加致密，该界面层具有更低的Gibbs体系自由能，在较大电应力作用下也不容易发生离子断键，从而减小栅漏电流，提升了可靠性。
[0029]3、本发明提供的应用于II1-V族衬底的复合栅介质层及其制作方法，采用AlxY2 x03界面钝化层，与单一 Al 203界面钝化层相比(介电常数k大约为8)，本发明采用的AlxY2 x03界面钝化层介电常数更高(介电常数k大约为12)，同时配合具备高介电常数的HfO2, ZrO2, La2O3, Y2O3,以及通过上述四种材料进行混合而得到的三元或多元化和物，有助于实现更小的等价氧化物厚度。
【附图说明】
[0030]图1是本发明提供的应用于II1-V族衬底的复合栅介质层的结构示意图；
[0031]图2是本发明提供的制作图1所示的复合栅介质层的工艺流程图；
[0032]图3是本发明提供的制作图1所示的复合栅介质层的方法流程图。
【具体实施方式】
[0033]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0034]如图1所示，图1是本发明提供的应用于II1-V族衬底的复合栅介质层的结构示意图，该复合栅介质层包括:形成于II1-V族衬底I之上的AlxY2 x03界面钝化层23 ;以及形成于该AlxY2 x03界面钝化层23之上的高介电绝缘层24 ;其中1.2彡X彡1.9，Al J2 x03界面钝化层23与HfO2高介电绝缘层24构成复合栅介质层2。
[0035]图1中，所述II1-V族衬底I可以为GaAs衬底、InP衬底、GaSb衬底、InAs衬底或InGaAs衬底及其外延片，其掺杂浓度大于等于I X 115Cm 3且小于等于5 X 10 17cm 3。AlxY2 x03界面钝化层23的厚度大于等于0.4nm且小于等于4nm。高介电绝缘层24可以为Hf02、Zr02、La2O3或Y 203，以及通过上述四种材料进行混合而得到的三元或多元化合物，该高介电绝缘层24的厚度大于等于Onm且小于等于4nm。
[0036]图2是本发明提供的制作图1所示的复合栅介质层的工艺流程图，根据图2可知，形成于II1-V族衬底I之上的AlxY2 x03界面钝化层23是通过原位热处理，即原位退火处理，使Al2Ojife化层21和Y 20n强化层22互扩散得到的。
[0037]由AlxY2 x03界面钝化层23与HfO2高介电绝缘层24组成的栅介质层是一个复合栅介质层，以降低界面态密度和边界陷阱密度，增加MOS沟道迀移率，减小栅漏电流，并进一步提尚介质层的耐压能力，提尚MOS的质量和可靠性。
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