理步骤之后的半导体结构200。如之前所述的，相似的元件可以在附图的各个图中由相似的附图标记指示，这种情况下通常后两个有效位可以是相同的。例如，图2的体衬底202与图1的体衬底102相似。利用光刻掩模214图形化抗蚀剂层212，使得间隙224形成于抗蚀剂层中。间隙224具有宽度W。在实施例中，宽度W的范围从大约10纳米到大约50纳米。当光L(由向下的箭头表示)入射在抗蚀剂212上时，其使与掩模214相邻的区域显影。在实施例中，抗蚀剂层212包括混合抗蚀剂，其具有形成与掩模的边缘相邻的窄的显影范围的性质。混合抗蚀剂包括正性光致抗蚀剂和负性光致抗蚀剂的组合，并且在提交于1996年9月19日的美国专利号6114082中详细说明，通过引用将其全部内容并入此处。
[0036]图3是在随后的在半导体结构中形成间隙324的处理步骤之后的半导体结构300。在实施例中，通过各向异性蚀刻处理(诸如反应离子蚀刻(RIE))形成间隙324。这在半导体结构中形成置于混合抗蚀剂层中的间隙下面的腔，因而形成间隙324，其中腔(间隙)延伸到BOX层304。间隙324具有宽度W。在实施例中，宽度W的范围从大约10纳米到大约50纳米。蚀刻处理在绝缘体层304上停止。间隙324因而将结构300分开为两侧:NFET侧320和PFET侧322。一旦制造处理完成，NFET (N型场效应晶体管)形成于NFET侧320，具有第一沟道材料，而PFET (P型场效应晶体管)形成于PFET侧322，具有第二沟道材料。
[0037]图4A是在随后的去除抗蚀剂层(与图3的312相比)并且用绝缘体材料416填充间隙的处理步骤之后的半导体结构400。在实施例中，绝缘体材料416可以由氧化物(诸如硅氧化物)构成，并且可以包括可流动的氧化物或LPCVD(低压化学气相沉积)氧化物。
[0038]图4B是与图4A的半导体结构400相似的半导体结构401，除了用共形氮化物418(诸如氮化硅)填充间隙，所述共形氮化物418沉积在间隙中并然后在顶部夹断。在一些情况下，可能在共形氮化物418中存在空隙419。
[0039]图5是在随后的从半导体结构500的NFET侧520去除氮化物层和SiGe层的处理步骤(接着图4A)之后的半导体结构500。所述去除可以经由工业标准的光刻和蚀刻技术完成。
[0040]图6是在随后的在半导体结构的NFET侧620补充氮化物层610A和使半导体结构600平坦化的处理步骤之后的半导体结构600。可以在氮化物层610A的沉积之后使半导体结构600平坦化。在实施例中，平坦化可以用化学机械抛光(CMP)处理来执行。
[0041]图7是在随后的将PFET侧的SOI层(图6的606B)转化为SiGe以在PFET侧722得到更大的SiGe区708 (与图6的608相比)的处理步骤之后的半导体结构700。在实施例中，转化处理包括热混合，其中使半导体结构700退火以将SiGe从所述层(图6的608)分散到PFET侧的SOI层(图6的606B)中。在实施例中，可以以范围从大约I分钟到大约70分钟的持续时间、范围从大约1000摄氏度到大约1100摄氏度的处理温度来执行退火。在以体半导体结构(见图1B的101)为开始的实施例中，可以省略退火(转化)步骤。
[0042]图8是在随后的使PFET侧的SiGe区凹进的处理步骤之后的半导体结构800。首先，执行氮化物回刻，以在PFET侧822暴露SiGe区808。由于氮化物区在NFET侧820的起始厚度比在PFET侧822更大(比较图7中的氮化物区710A和710B的厚度)，因此氮化物区810保留在NFET侧820。使用定时蚀刻，可以使SiGe区808的厚度与SOI层806的厚度相同。
[0043]图9是在随后的鳍形成的处理步骤之后的根据本发明的实施例的半导体结构900。去除剩余的氮化物区(图8的810)，并且可以将绝缘体区916凹进到期望的水平。绝缘体区916具有宽度W。在一些实施例中，宽度W的范围从大约10纳米到大约50纳米。第一组鳍在NFET侧920形成。NFET鳍一般表示为926。第二组鳍在PFET侧922形成。PFET鳍一般表示为928。可以通过任何适合的技术形成所述鳍，诸如侧壁图像转移(SIT)处理。NFET侧920的鳍926由硅构成，而PFET侧922的鳍928由锗硅(SiGe)形成。每个晶体管的沟道包含在所述鳍内。对于NFET晶体管，硅具有更好的载流子迀移率，而对于PFET晶体管，SiGe具有更好的载流子迀移率。因此，图9的实施例为CMOS对的每个晶体管提供了改进的性能，同时还使具有不同沟道材料的finFET能更接近地放置，这增加了电路密度并且减小了金属化布线的长度，因而改进了利用CMOS技术的集成电路的整体性能。
[0044]图10是根据替代实施例的在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构1000。半导体结构1000接着图6的半导体结构600。在这种情况下，剥去氮化物，暴露SiGe层608。然后执行热氧化处理，形成氧化物区1030。热氧化处理发生在被提升了的温度处，使得SiGe层608的锗扩散到SOI层606B中。在图10中示出的结果是，层1008由SiGe构成。然而，热氧化处理实际消耗一些层1008，实际上“降低” 了层1008。通过控制热氧化处理，达成层1008的期望厚度。在一些实施例中，层1008的厚度可以与层1006的厚度相似。在其它实施例中，层1008的厚度可以与层1006的厚度不同。层1006的厚度和层1008的厚度分别为NFET和PFET确定鳍高度。
[0045]图11是在随后的去除氮化物和热氧化物的处理步骤之后的半导体结构1100。半导体结构1100包括在NFET侧1120的SOI层1106和在PFET侧1122的SiGe层1108。在此之后，形成所述鳍，结果得到与图9的结构900相似的结构。
[0046]图12是本发明的替代实施例的起始点处的半导体结构1200。半导体结构1200是包括体半导体衬底1202的绝缘体上硅结构。绝缘体层1204置于体半导体衬底1202上。硅层1206置于绝缘体层1204上。硅层1206可以被称为SOI层。氮化物层1210置于SOI层1206上。在结构1200的PFET侧1222形成凹进，而在结构的NFET侧1220保留氮化物层1210。可以使用工业标准的图形化和蚀刻技术执行对结构1200的PFET侧1222的凹进。PFET侧1222的凹进部分地延伸到SOI层中，而作为凹进的结果，SOI层的凹进后的部分(表示为1206B)保留在PFET侧1222，同时SOI层1206的未凹进的部分保留在NFET侧1220。在这些实施例中，最初没有SiGe层沉积在整个结构上(与图1的层108相比)。在一些实施例中，SOI层的凹进后的部分1206B具有范围从大约5纳米到大约15纳米的厚度T。
[0047]图13是在随后的在半导体结构的PFET侧1322的外延SiGe生长的处理步骤之后的半导体结构1300，结果是形成SiGe层1308。由于氮化物层1310防止了 NFET侧1320的SOI层1306的暴露，因此NFET侧1320不具有任何SiGe层。一旦SiGe层1308超过SOI层1306的水平，SiGe层1308可以刻面(faceted)地生长。在随后的SiGe层1308的凹进期间除去刻面部分1308F。
[0048]图14是在随后的沉积并图形化抗蚀剂层1412并且在半导体结构中形成间隙1424的处理步骤之后的半导体结构1400。在沉积抗蚀剂层1412之前，SiGe层1408可以被凹进，去除刻面部分(见图13的1308F)。凹进的量为PFET晶体管确定鳍的高度。在一些实施例中，凹进使得SiGe层1408的顶部的水平在与SOI区1406A的顶部近似相同的水平处。在其它实施例中，凹进使得SiGe层1408的顶部不在与SOI区1406A的顶部相同的水平处，但是反而可以比SOI区1406A的顶部的水平更高或更低。在一些情况下，可以希望PFET具有与NFET不同的鳍高度。这允许对器件特性进行微调。
[0049]与之前描述的处理相似，抗蚀剂层1412可以是混合抗蚀剂，当使用掩模1414对抗蚀剂层1412进行光刻处理时能够形成非常窄的间隙。间隙1424具有宽度W。在实施例中，宽度W的范围从大约10纳米到大约50纳米。在实施例中，可以用各向异性蚀刻处理(诸如反应离子蚀刻(RIE)处理)形成间隙1424。间隙1