一种阵列基板的制作方法
【专利说明】一种阵列基板的制作方法 【技术领域】
[0001] 本发明涉及液晶显示器技术领域，特别是涉及一种阵列基板的制作方法。 【【背景技术】】
[0002] 低温多晶硅薄膜晶体管制作的显示器，包括液晶显示器或以低温多晶硅薄膜晶体 管阵列驱动的OLED显示器，低温多晶硅薄膜晶体管的电子迀移率高达50cm 2/V. s以上，比 非晶硅薄膜晶体管的电子迀移率（约〇. 7cm2/V. s)高出2~3个数量级，由于具有上述优 良的器件性能，使低温多晶硅的薄膜晶体管阵列基板可以把驱动IC也集成到玻璃基板上， 可以节省显示器制造的IC采购的成本，并有利于制作窄边框显示器。
[0003] 另外，低温多晶硅薄膜晶体管阵列基板把IC集成到基板上后，就不受传统非晶硅 面板采用TAB或C0G(chip on glass)的外引角间距的限制，可以制作出高PPI (pixel per inch)的高清晰显示器。另由于低温多晶硅薄膜晶体管的高电子迀移率，薄膜晶体管可以做 更小，面板的开口率也可以相应的提高。
[0004] 低温多晶硅薄膜晶体管阵列基板的制造可以使用类似COMS的制造工艺，在面板 的外围制作N型多晶硅薄膜晶体管和P型多晶硅薄膜晶体管，通过集成电路设计的方法，比 较容易将驱动IC集成到面板的外围。
[0005] -般多晶硅薄膜制造出来的N型TFT的阈值电压通常为0. 3伏，而P型TFT的阈 值电压为负5伏左右，两者的绝对值相差较大。当用N型多晶硅薄膜晶体管和P型多晶硅 薄膜晶体管在驱动区形成逻辑门电路时，需要对两者的阈值电压（也叫开启电压）做调整， 以便两者阈值电压能够匹配，也就是将N型多晶硅薄膜晶体管与P型多晶硅薄膜晶体管的 阈值电压调整到对于零点位对称，从而达到提升互补式晶体管电路的效果，便于IC电路的 设计。阈值电压的调整，传统工艺上通常采用离子注入的方式将硼离子掺杂到多晶硅中来 实现。即在制备好多晶硅后，再通过离子注入的方式掺杂硼离子，由于离子注入设备比较昂 贵，因此生产成本较高。同时由于高能量离子注入时对沟道处多晶硅的晶格损伤，不利于提 高载流子的迀移率和薄膜晶体管的可靠性
[0006] 因此，有必要提供一种阵列基板及其制作方法，以解决现有技术所存在的问题。 【
【发明内容】
】
[0007] 本发明的目的在于提供一种阵列基板及其制作方法，以解决现有技术制程过程比 较复杂，生产成本较高，不利于在大尺寸上应用的技术问题。
[0008] 为解决上述技术问题，本发明构造了一种阵列基板的制作方法，包括以下步骤：
[0009] 将衬底基板放入沉积腔室中，在所述衬底基板上形成遮光层；
[0010] 在所述遮光层上依次形成离子阻挡层、缓冲层；
[0011] 采用化学气相沉积方式在所述缓冲层上沉积非晶硅层；其中在所述沉积腔室中加 入所述非晶硅层的制备原料以及含硼元素的混合原料；
[0012] 将所述非晶硅层转换为多晶硅层，并对所述多晶硅层进行图形化处理；其中所述 图形化处理后的多晶硅层包括第一多晶硅部和第二多晶硅部；
[0013] 在所述图形化处理后的多晶硅层上形成栅绝缘层；
[0014] 在所述栅绝缘层上形成第一金属层，并对所述第一金属层进行图形化处理至少形 成第一栅极和第二栅极；所述第一栅极与所述第一多晶硅部对应，所述第二栅极与所述第 二多晶硅部对应；
[0015] 对位于第一部分两侧的所述第一多晶硅部进行P型离子注入处理和对位于第二 部分两侧的所述第二多晶硅部进行N型离子注入处理；所述第一部分为所述第一多晶硅部 中与所述第一栅极对应的部分；所述第二部分为所述第二多晶硅部中与所述第二栅极对应 的部分；
[0016] 在所述第一金属层上沉积保护层；
[0017] 在所述保护层上形成第二金属层，对所述第二金属层进行图形化处理形成至少两 个源极和两个漏极。
[0018] 在本发明的阵列基板的制作方法中，所述含硼元素的混合原料为乙硼烷和氢气的 混合气体。
[0019] 在本发明的阵列基板的制作方法中，所述乙硼烷和所述氢气的摩尔混合比为1 : 1000 ~1 :5000〇
[0020] 在本发明的阵列基板的制作方法中，所述硼元素在所述混合气体中的含量为 I X IO11~5 X 10 12atoms/cm2。
[0021] 在本发明的阵列基板的制作方法中，所述将所述非晶硅层转换为多晶硅层的步骤 包括：
[0022] 对所述非晶硅层进行高温去氢处理；以及
[0023] 对所述去氢处理后的非晶硅层进行准分子激光退火处理和激光照射。
[0024] 在本发明的阵列基板的制作方法中，对所述第二金属层进行图形化处理形成两个 源极和两个漏极；所述方法还包括：
[0025] 通过光刻工艺在与每个所述源极对应的所述保护层上形成第一过孔；其中一所述 源极通过所述第一过孔与所述第一多晶硅部连接，另一所述源极通过所述第一过孔与所述 第二多晶硅部连接。
[0026] 在本发明的阵列基板的制作方法中，所述方法还包括：
[0027] 在与每个所述漏极对应的所述保护层上形成第二过孔，其中一所述漏极通过所述 第二过孔与所述第一多晶硅部连接；另一所述漏极通过所述第二过孔与所述第二多晶硅部 连接。
[0028] 在本发明的阵列基板的制作方法中，所述方法还包括：
[0029] 在所述第二金属层上形成平坦层，在与每个所述漏极或者每个所述源极对应的所 述平坦层上设置第三过孔。
[0030] 在本发明的阵列基板的制作方法中，所述方法还包括：
[0031] 在所述平坦层上形成透明导电层；所述透明导电层通过所述第三过孔与所述第二 金属层连接。
[0032]在本发明的阵列基板的制作方法中，所述遮光层的厚度为300 A~1000 A。
[0033] 本发明的阵列基板的制作方法，减少了离子注入设备的使用，还可以避免高能量 离子注入时对沟道处多晶硅的晶格损伤，有利于提高载流子的迀移率和薄膜晶体管的可靠 性、从而降低生产成本。 【【附图说明】】
[0034] 图1为本发明阵列基板制作方法的第一步的示意图；
[0035] 图2为本发明阵列基板制作方法的第二步的示意图；
[0036] 图3为本发明阵列基板制作方法的第三步的示意图；
[0037] 图4为本发明阵列基板制作方法的第四步的示意图；
[0038] 图5为本发明阵列基板制作方法的第五步的示意图；
[0039] 图6为本发明阵列基板制作方法的第六步的示意图；
[0040] 图7为本发明阵列基板制作方法的第七步的示意图；
[0041] 图8为本发明阵列基板制作方法的第八步的示意图；
[0042] 图9为本发明阵列基板制作方法的第九步的示意图。
[0043] 图10为本发明阵列基板制作方法的优选方式的示意图。 【【具体实施方式】】
[0044] 以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施 例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧 面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用 以限制本发明。在图中，结构相似的单元是以相同标号表示。
[0045] 本发明的阵列基板如图9所示，其衬底基板111、遮光层112、离子阻挡层113、缓冲 层114、多晶娃层116、栅绝缘层117、第一金属层118、保护层121、第二金属层、还可包括平 坦层和透明导电层（图中未不出）；
[0046] 所述遮光层112位于所述衬底基板111上；所述离子阻挡层113位于所述遮光层 112上；所述缓冲层114位于所述离子阻挡层113上；所述多晶硅层116位于所述缓冲层 114上，是通过对非晶硅层转换形成的，其中所述非晶硅层的制备原料中掺杂有含硼元素的 混合原料；所述栅绝缘层117位于所述多晶硅层上；所述第一金属层118位于所述栅绝缘 层117上，所述第一金属层118包括两个薄膜晶体管的栅极区；所述保护层121位于所述第 一金属层118上；所述第二金属层位于所述保护层121上，所述第二金属层包括两个薄膜晶 体管的漏极区和源极区；
[0047] 所述平坦层位于所述第二金属层上，在与每个所述漏极或者每个所述源极对应的 所述平坦层上设置第三过孔；所述透明导电层位于所述平坦层上；所述透明导电层通过所 述第三过孔与所述第二金属层连接，即与所述源极或者漏极连接。所述透明导电层可包括 像素电极。
[0048] 结合图1-10,上述阵列基板的制作方法包括：
[0049] S101、将衬底基板放入沉积腔室中，并在所述衬底基板111上形成遮光层112 ;
[0050] 在进行SlOl之前，先将衬底基板111放入沉积腔室中，如图1所示，所述遮光层 112具体采用镀膜，光刻（光阻涂布，曝光，显影，蚀刻，光阻剥离）的工艺得到的；所述遮光 层112层的材料可以为不透光的金属层，譬如Mo, Al，Ti等，也可以为可吸收光的材料，譬如 非晶硅层。
[0051] 优选地，所述遮光层112的厚度为3〇〇_ A~丨〇〇〇 A,从而减少从背光模组射 来的光线对阵列基板多晶硅层的照射而产生的光漏电流。
[0052] S102、在所述遮光层112上依次形成离子阻挡层113、缓冲层114 ;
[0053] 如图2所示，所述离子阻挡层113的材料为氮化硅SiNx，其作用避免所述衬底基板 111中的钠、钾等离子在后续的高温工艺中扩散到多晶硅层中。由于这些钠、钾等离子会在 多硅层半导体的电子能级中形成深层缺陷，从而导致TFT器件导通电流减少，漏电流增加， 最终影响显示的效果和可靠性。
[0054] 所述缓冲层114的材料可为SiO2，由于离子阻挡层113与后续的非晶硅薄膜的热 膨胀系数比较接近，容易产生比较集中的异质结应力，从而会产生界面缺陷。所述缓冲层能 够防止异质结应力集中，以减小界面缺陷。
[0055] S103、采用化学气相沉积方式在所述缓冲层114上沉积非晶硅层115 ;
[0056] 如图3所示，其中在所述沉积腔室中加入所述非晶硅层的制备原料以及含硼元素 的混合原料；
[0057] 优选为等离子体辅助化学气相沉积方法，具体在等离子体辅助化学气相沉积 (PECVD)的腔室中加入H 2的混合气体，使SiH 4与H 2在等离子体的状态下其发生化 学反应，生成氢化非晶硅薄膜。本发明在等离子体辅助化学气相沉积（PECVD)的腔室中还 通入B 2H6和H 2的混合气体。通过在制备原料掺杂含硼元素的混合原料，能够使N型多晶硅 薄膜晶体管与P型多晶硅薄膜晶体管的阈值电压以零点位对称。
[0058] 由于采用预先配置好的B2HjP H 2的混合气体，一方面稀释了 B 2H6气体