封装结构及其制法
【技术领域】
[0001]本发明涉及一种封装结构，尤指一种外观呈非矩形状的封装结构。
【背景技术】
[0002]随着半导体封装技术的演进,半导体装置(Semiconductor device)已开发出不同的封装型态。由于电子产品的微小化以及高运作速度需求的增加，为提高单一半导体封装结构的性能与容量以符合电子产品小型化(如节省封装空间)的需求，半导体封装结构采多晶片模组化(Multichip Module)乃成一趋势,此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如:记忆体、中央处理器、绘图处理器、影像应用处理器等，藉由封装设计达到系统的整合，即将两个或两个以上的晶片组合在单一封装结构中，不仅缩减电子产品整体电路结构体积，且能提升电性功能。也就是，多晶片封装结构可藉由将两个或两个以上的晶片组合在单一封装结构中，来使系统运作速度的限制最小化；此外，多晶片封装结构可减少晶片间连接线路的长度而降低讯号延迟以及存取时间。
[0003]图1为现有封装结构I的立体示意图，且如图1A至图1C所示，该封装结构I包括:一基板10、设于该基板10上的多个电子元件lla, lib, 11c、以及包覆该些电子元件11a, lib, Ilc的封装体13。该基板10为电路板并呈矩形体。各该电子元件11a，lib, Ilc设于该基板10上且电性连接该基板10。
[0004]惟，现有封装结构I中，因该封装体13均为矩形体，所以该封装体13中会产生过多无效空间S (即未形成任何其它电子元件或线路)，致使该封装结构I的体积极大，且可利用的组装密度降低，造成后续产品组装后的成品整体体积难以缩小，导致产品难以符合微小化的需求。
[0005]此外，后续产品组装时，受限于该封装体13的外型，使外部组件(图略)的设计无法依需求做变化，致使产品设计受限，而无法符合设计弹性化的需求。
[0006]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0007]鉴于上述现有技术的种种缺失，本发明的目的为揭露一种封装结构及其制法，以减少该封装体中的无效空间。
[0008]本发明的封装结构，包括:基板，其具有相对的第一表面与第二表面；至少一电子元件，其设于该基板的第一表面上；以及封装体，其设于该基板的第一表面上并包覆该些电子元件，且该封装体的外观轮廓呈非矩形体。
[0009]本发明还揭露一种封装结构的制法,包括:提供一具有相对的第一表面与第二表面的基板，且该基板的第一表面上具有至少一电子元件；以及形成封装体于该基板的第一表面上，使该封装体包覆该些电子元件，且该封装体的外观轮廓呈非矩形体。
[0010]前述的制法中，形成该封装体的制程包括:形成封装材于该基板的第一表面上，且该封装材的外观轮廓呈矩形体；以及移除部分该封装材，以形成该封装体。
[0011]前述的制法中，形成该封装体的制程包括:提供一模具；将该基板与该电子元件设于该模具中；形成封装材于该模具中，以形成外观轮廓呈非矩形体的该封装体；以及移除该模具。
[0012]前述的封装结构及其制法中，于形成该封装体之前，该基板的外观轮廓呈非矩形体；或者，于移除部分该封装材时，一并移除其下的基板材质，使该基板的外观轮廓呈非矩形体。
[0013]前述的封装结构及其制法中，该基板的部分第一表面外露于该封装体。
[0014]前述的封装结构及其制法中，该电子元件为多个时，至少二该电子元件相对于该第一表面的高度不相等。
[0015]前述的封装结构及其制法中，该封装体的外观轮廓欲与一外部组件嵌合的接触顶面为不连续平面。
[0016]另外，前述的封装结构及其制法中，还包括设置外部组件于该封装体上。例如，该外部组件的外观轮廓与该封装体的外观轮廓呈现互补关系，使该外部组件与该封装体能嵌合。具体地，该外部组件为萤幕、电子模组或电池。
[0017]由上可知，本发明的封装结构及其制法中，藉由移除部分封装材而使该封装体的外观轮廓呈非矩形体，以减少无效空间的分布，所以相较于现有技术，本发明的封装结构的体积较小，且增加可利用的组装密度，因而后续产品组装后的成品整体体积将能缩小，以符合产品微小化的需求。
[0018]此外，于后续产品组装时，不会受限该封装体的外型，S卩外部组件的设计可依需求做变化，以符合设计弹性化的需求。
【附图说明】
[0019]图1为现有封装结构的立体示意图；
[0020]图1A至图1C为现有封装结构的不同实施例的剖面示意图；
[0021]图2A至图2C为本发明的封装结构的第一实施例的制法的剖面示意图；其中，图2B’为图2B的立体图，图2C’为图2C的立体图，图2C”为图2C的另一实施例；
[0022]图2D为图2C的后续制法的剖面分解示意图；其中，图2D’为图2D的封装体的接触顶面的示意图；
[0023]图3A及图3B为本发明的封装结构的第二实施例的立体示意图；其中，图3A’为图3A的另一实施例的剖面分解图，图3A”为图3A的封装体的接触顶面的示意图，图3B’为图3B的另一实施例的剖面分解图；
[0024]图3C为本发明的封装结构的第三实施例的立体示意图；
[0025]图4A至图4C为本发明的封装结构的第四实施例的立体示意图；其中，图4A’至图4C’为图4A至图4C的另一实施例的立体不意图；以及
[0026]图5为本发明的封装结构的第五实施例的制法的剖面示意图。
[0027]符号说明
[0028]1，2，2，，3，3，，3”，4a，4b，4c, 5 封装结构
[0029]10，20，40a, 40b, 40c 基板
[0030]lla, lib, 11c, 21a, 21b, 21c, 51 电子元件
[0031]13，23，33，33，，33”，43a, 43b, 43c, 53 封装体
[0032]20a第一表面
[0033]20b第二表面
[0034]23’封装材
[0035]23a, 33a接触顶面
[0036]24，34，34’外部组件
[0037]25导电元件
[0038]9模具
[0039]hi, h2, h3高度
[0040]S无效空间。
【具体实施方式】
[0041]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0042]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0043]图2A至图2D为本发明的封装结构2，2’的第一实施例的制法的剖面示意图。
[0044]如图2A所示，提供一具有相对的第一表面20a与第二表面20b的基板20，且设置多个电子兀件21a, 21b, 21c于该基板20的第一表面20a上。
[0045]于本步骤中，该基板20为电路板或陶瓷板并呈矩形体，且该基板20形成有电性连接该些电子元件21a，21b，21c的线路(图略)。又有关基板的种类繁多，并无特别限制。
[0046]此外,该电子元件21a, 21b, 21c为主动元件、被动元件或其二者的组合(如堆迭组合、并排组合等)。具体地，该主动元件例如半导体元件(如晶片)，而该被动元件例如电阻、电容及电感。
[0047]又,各该电子兀件21a, 21b, 21c相对于该基板20的第一表面20a的高度hi, h2, h3
不相等。
[0048]如图2B所示，形成封装材23’于该基板20的第一表面20a上，以令该封装材23’覆盖该些电子元件21a，21b, 21c。
[0049]于本步骤中，该封装材23’的外观轮廓呈矩形体，如图2B’所示。
[0050]如图2C及图2C’所示，移除部分该封装材23’，以形成外观轮廓呈非矩形体的封装体23。
[0051]于本实施例中，移除部分该封装材23’的方式可采用研磨(Grinding)、切割、蚀刻或其它制程。
[0052]此外，移除制程可依据各该电子元件21a，21b, 21c的高度hl，h2，h3移除部分该封装材23’，即移除无效空间S(如图2B及图2B’所示)，使该封装体23的外观轮廓对应各该电子元件21a，21b，21c的高度hl，h2，h3，即该封装体23的外观轮廓随着各该电子元件21a, 21b, 21c 的高度 hi, h2, h3 起伏。
[0053]又，可选择性形成屏蔽层(图略)于该封装体23的内表面或外表面，以避免各该电子兀件21