半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及半导体器件领域，特别涉及一种半导体器件及其制造方法。
【背景技术】
[0002] 随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态 功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增 加，而随着半导体器件的高度集成，M0SFET沟道长度不断缩短，一系列在M0SFET长沟道模 型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为 短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及 信噪比下降等问题。
[0003] SOI衬底是在娃的下方嵌入了二氧化娃层，相对于体娃器件，SOI衬底形成的器件 可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造 价较高，并需要更大的器件面积以避免浮体效应（Floating Body Effect)，难以满足器件 高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。
【发明内容】
[0004] 本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件及其制造方 法。
[0005] 本发明提供了一种半导体器件，包括：
[0006] 衬底，所述衬底具有第一半导体材料；
[0007] 第二半导体层，位于衬底之上；
[0008] 第三半导体层，位于第二半导体层之上，为器件形成区域；
[0009] 隔离结构，位于第三半导体层两侧、衬底之上；
[0010] 空腔，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。
[0011] 可选的，所述衬底为体娃衬底，第二半导体层为GexSii Χ，0〈χ〈1，第三半导体层为 石圭。
[0012] 可选的，还包括：
[0013] 氧化物层，位于构成空腔的半导体材料的表面上。
[0014] 可选的，在隔离结构与衬底之间以及第三半导体层与隔离结构之间也形成有氧化 物层。
[0015] 此外，本发明还提供了一种半导体器件的制造方法，包括步骤：
[0016] 提供衬底，所述衬底具有第一半导体材料；
[0017] 在衬底上形成第二半导体层，以及在第二半导体层上形成第三半导体层；
[0018] 从第二半导体层的端部去除部分的第二半导体层，以形成开口；
[0019] 在第三半导体层两侧、衬底之上形成隔离结构；
[0020] 其中，第三半导体层为器件形成区域，开口位于第三半导体层的源漏区域之下。
[0021] 可选的，所述衬底为体硅衬底，形成第二半导体层和第三半导体层的步骤具体 为：
[0022] 在衬底上外延生长Ge.Sh x的第二半导体层，0〈χ〈1 ;
[0023] 在第二半导体层上外延生长硅的第三半导体层；
[0024] 图案化所述第二半导体层及第三半导体层。
[0025] 可选的，从第二半导体层的端部去除部分的第二半导体层，以形成开口的步骤具 体包括：
[0026] 采用湿法刻蚀，选择性去除第二半导体层，以在第二半导体层的端部形成开口。
[0027] 可选的，湿法刻蚀的刻蚀剂为HF、H202、CH 3C00H和H20的混合液。
[0028] 可选的，在形成开口与形成隔离结构之间，还包括步骤：
[0029] 在开口的内壁上形成氧化物层。
[0030] 可选的，在开口的内壁上形成氧化物层的步骤具体包括：
[0031] 进行氧化，在衬底、第二半导体层、第三半导体层的暴露的表面上形成氧化层。
[0032] 本发明实施例提供的半导体器件及其制造方法，在形成器件的第三半导体层的源 漏区域之下形成有空腔的结构，且第三半导体层的沟道区域之下为半导体层。这样的器件 结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工 艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。此外， 空腔处较低的介电常数，使得其可承受较高的电压。
【附图说明】
[0033] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中：
[0034] 图1-图6示出了根据本发明实施例的半导体器件的各个形成阶段的示意图；
[0035] 图7示出了根据本发明实施例的半导体器件的制造方法的流程图。
【具体实施方式】
[0036] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0037] 本发明旨在提出一种半导体器件，参考图6所示，该半导体器件包括：
[0038] 衬底10,所述衬底为第一半导体材料；
[0039] 第二半导体层11，位于衬底10之上；
[0040] 第三半导体层12,位于第二半导体层11之上，为器件形成区域；
[0041] 隔离结构16,位于第三半导体层12两侧、衬底10之上；
[0042] 空腔22,位于第三半导体层的源漏区域31之下、隔离结构16与第二半导体层11 端部之间。
[0043] 在本发明中，在衬底之上形成了第二半导体层，该第二半导体层之上有用于形成 器件的第三半导体层，该第二半导体仅形成在第三半导体层的沟道区域的下方，而在第二 半导体层与隔离之间、源漏区域的下方形成有空腔的结构，这样，由于空腔的存在，明显减 小了器件的漏电流和功耗，增加了器件的集成度。与SOI器件相比，沟道区域下方与衬底相 连，具有更好的散热性能且避免了浮体效应的产生。同时，由于器件可以采用体硅为衬底， 避免了 SOI晶圆成本过高的限制。此外，空腔处较低的空气介电常数，使得器件可承受较高 的电压。
[0044] 此外，本发明的器件可适用于强辐射的环境，如战略武器等，由于沟道下并无氧化 硅的绝缘层，减小了辐照敏感区域面积，并可以通过背栅进行调节，释放部分辐照引起的电 子空穴对，避免辐照引起的浮体效应。
[0045] 在本发明中，可以根据器件在制造工艺中需要以及器件性能的需求，选择衬底、第 二半导体层、第三半导体层的材料，可以采用相同或不同的半导体材料，在本发明的优选实 施例中，所述衬底为体硅衬底，第二半导体层为Ge.Sii Χ，0〈χ〈1，第三半导体层为硅，这种半 导体材料的选择便于通过外延生长形成晶体的第二、第三半导体层，器件具有更优异的性 能。
[0046] 此外，在空腔的半导体材料的表面上形成有氧化物层15,即空腔中第三半导体层 的表面、第二半导体层的侧面以及衬底的表面上形成有氧化物层，更进一步的，在第三半导 体层12与隔离结构之间16以及衬底10与隔离结构之间16也形成有氧化物层15,该氧化 物层的形成，能够消除刻蚀等工艺过程中形成的表面缺陷，使得表面平坦化。该氧化物层15 可以为超薄的氧化物层，厚度在10-100 A.。
[0047] 此外，本发