明还提供了上述半导体器件的制造方法，为了更好的理解本发明的技 术方案以及技术效果，以下将结合流程图7对具体的实施例进行详细描述。
[0048] 首先，提供衬底10,所述衬底为第一半导体材料，参考图1所示。
[0049] 在本发明中所述衬底为半导体衬底，优选可以为具有单一半导体材料二体衬底， 例如可以为Si衬底、Ge衬底、SiGe衬底，还可以为包括其他元素半导体或化合物半导体的 衬底，例如GaAs、InP或SiC等，在本实施例中，所述衬底为体硅衬底。
[0050] 而后，在衬底上形成第二半导体层11，以及在第二半导体层11上形成第三半导体 层12,参考图2所示。
[0051] 在本实施例中，具体的，首先，如图1所示，在体硅衬底10上依次通过外延生长 GeJ;^ x的第二半导体材料11和娃的第三半导体材料12,其中，0〈χ〈1 ;而后，在第三半导体 材料12上淀积硬掩膜材料，如氮化娃，而后涂抹光敏刻蚀剂（photoresist)并进行刻蚀，形 成图案化的硬掩膜13,并将光敏刻蚀剂去除，硬掩膜的图案是形成器件的有源区；而后，在 该硬掩膜13的掩盖下，继续进行刻蚀，形成图案化的第二半导体层11和第三半导体层12， 如图2所示。
[0052] 接着，从第二半导体层11的端部去除部分的第二半导体层，以形成开口 20,如图3 所示。
[0053] 在本实施例中，可以采用湿法刻蚀，选择性的去除部分的第二半导体层11，具体 的，在一个优选实施例中，溶剂可以采用49 %的HF、30 % H202、99. 8 %的CH3C00H和H20的混 合溶液，比例为1:18:27:8,通过控制时间，去除两端部分的第二半导体体层，也即在有源区 的源漏区下没有第二半导体层的支撑，为空的部分。
[0054] 而后，在开口 20的内壁上形成氧化物层15,参考图4所示。
[0055] 在本实施例中，通过干氧化法，如快速热氧化法，来形成超薄的氧化物层，厚度可 以为1,0-100 A。热氧化后，在暴露的半导体材料的表面上都形成了氧化物层，即开口的内 壁上、衬底上以及第三半导体层的侧壁上都形成了氧化物层，使得刻蚀过程中在半导体层 表面形成的缺陷得以修复，暴露的半导体材料的表面更平坦。
[0056] 接着，在第三半导体层12两侧、衬底之上形成隔离结构16,如图5所示。
[0057] 在本实施例中，可以通过传统工艺来形成该隔离结构16,首先，进行介质材料的淀 积，例如氧化硅；而后，进行平坦化，例如进行化学机械研磨（CMP)，直到暴露硬掩膜13的表 面，而后，进一步的可以将硬掩膜13去除，直到暴露第三半导体层12的表面，从而形成隔离 结构16以及空腔22。
[0058] 而后，进行器件的加工，以在第三半导体层上形成半导体器件30,如图6所示。
[0059] 可以按照传统的工艺来形成器件，本实施例中，形成了 CMOS器件30,如图6所示， 阱掺杂形成在第二半导体层11和第三半导体层12中，也可以进一步形成至第二半导体层 下的部分衬底中，在第三半导体层12之上形成了栅极结构33 ;所述栅极结构33的侧壁上 形成了侧墙34 ;在栅极两侧的第三半导体层中形成了源漏区31，该源漏区位于空腔22之 上；在源漏区31之上还形成有金属硅化物层35。之后，还可以形成器件的其他部件，如源 漏接触、栅极接触和互连结构等等。
[0060] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0061] 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领 域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内 容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单 修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1. 一种半导体器件，其特征在于，包括： 衬底，所述衬底具有第一半导体材料； 第二半导体层，位于衬底之上； 第三半导体层，位于第二半导体层之上，为器件形成区域； 隔离结构，位于第三半导体层两侧、衬底之上； 空腔，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。2. 根据权利要求1所述的半导体器件，其特征在于，所述衬底为体硅衬底，第二半导体 层为GejiiΧ,0〈χ〈1,第三半导体层为石圭。3. 根据权利要求1所述的半导体器件，其特征在于，还包括： 氧化物层，位于构成空腔的半导体材料的表面上。4. 根据权利要求3所述的半导体器件，其特征在于，在隔离结构与衬底之间以及第三 半导体层与隔离结构之间也形成有氧化物层。5. -种半导体器件的制造方法，其特征在于，包括步骤： 提供衬底，所述衬底具有第一半导体材料； 在衬底上形成第二半导体层，以及在第二半导体层上形成第三半导体层； 从第二半导体层的端部去除部分的第二半导体层，以形成开口； 在第三半导体层两侧、衬底之上形成隔离结构； 其中，第三半导体层为器件形成区域，开口位于第三半导体层的源漏区域之下。6. 根据权利要求5所述的制造方法，其特征在于，所述衬底为体硅衬底，形成第二半导 体层和第三半导体层的步骤具体为： 在衬底上外延生长GeJhx的第二半导体层，0〈χ〈1 ; 在第二半导体层上外延生长硅的第三半导体层； 图案化所述第二半导体层及第三半导体层。7. 根据权利要求6所述的制造方法，其特征在于，从第二半导体层的端部去除部分的 第二半导体层，以形成开口的步骤具体包括： 采用湿法刻蚀，选择性去除第二半导体层，以在第二半导体层的端部形成开口。8. 根据权利要求7所述的制造方法，其特征在于，湿法刻蚀的刻蚀剂为HF、H202、 CH3C00H和H20的混合液。9. 根据权利要求5所述的制造方法，其特征在于，在形成开口与形成隔离结构之间，还 包括步骤： 在开口的内壁上形成氧化物层。10. 根据权利要求9所述的制造方法，其特征在于，在开口的内壁上形成氧化物层的步 骤具体包括： 进行氧化，在衬底、第二半导体层、第三半导体层的暴露的表面上形成氧化层。
【专利摘要】本发明提供了一种半导体器件，包括：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；空腔，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。本发明的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。此外，空腔处较低的介电常数，使得其可承受较高的电压。
【IPC分类】H01L29/78, H01L21/336, H01L29/06
【公开号】CN105261646
【申请号】CN201410340090
【发明人】许静, 闫江, 陈邦明, 王红丽, 唐波, 唐兆云, 徐烨锋, 李春龙, 杨萌萌
【申请人】中国科学院微电子研究所
【公开日】2016年1月20日
【申请日】2014年7月16日
【公告号】WO2016008194A1