半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件领域，特别涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增力口，而随着半导体器件的高度集成，M0SFET沟道长度不断缩短，一系列在M0SFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
[0003]SOI衬底是在娃的下方嵌入了二氧化娃层，相对于体娃器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(Floating Body Effect),难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。
【发明内容】
[0004]本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件及其制造方法。
[0005]本发明提供了一种半导体器件，包括:
[0006]衬底，衬底具有第一半导体材料；
[0007]第一有源区堆叠，位于衬底之上，包括第二半导体层和其上的第三半导体层，以及绝缘层，绝缘层位于第一有源区堆叠的第二半导体层的端部、第三半导体层与衬底之间；
[0008]第二有源区堆叠，位于衬底之上，包括第二半导体层和其上的第三半导体层；
[0009]隔离结构，位于有源区堆叠两侧的衬底上；
[0010]第一器件和第二器件，分别位于第一有源区堆叠和第二有源区堆叠之上，第一器件的源漏区位于绝缘层之上。
[0011]可选的，所述衬底为体娃衬底，第二半导体层为GexSii χ, 0〈χ〈1,第三半导体层为石圭。
[0012]可选的，绝缘层为氧化物材料，还形成于隔离结构的内壁上。
[0013]此外，本发明还提供了一种半导体器件的制造方法，包括步骤:
[0014]提供具有第一半导体材料的衬底；
[0015]在衬底上形成堆叠层，所述堆叠层包括第二半导体层和第三半导体层；
[0016]去除部分堆叠层的端部的第二半导体层，以形成开口 ；
[0017]填满开口，以形成绝缘层；
[0018]在堆叠层两侧的衬底上形成隔离结构；
[0019]在堆叠层上形成器件结构，其中，绝缘层上为器件结构的源漏区。
[0020]可选的，形成第二半导体层和第三半导体层的步骤具体为:
[0021]在衬底上外延生长第二半导体层；
[0022]在第二半导体层上外延生长第三半导体层；
[0023]图案化所述第二半导体层及第三半导体层，以形成堆叠层，堆叠层两侧为隔离沟槽。
[0024]可选的，所述衬底为体硅衬底，第二半导体层为Ge.Sii χ，0〈χ〈1，第三半导体层为石圭。
[0025]可选的，去除部分堆叠层的端部的第二半导体层，以形成开口的步骤具体包括:
[0026]在部分堆叠层的第二半导体层的侧壁上形成掩膜层；
[0027]以掩膜层为掩蔽，采用湿法刻蚀，从第二半导体层的端部选择性去除部分第二半导体层，以形成开口。
[0028]可选的，湿法刻蚀的刻蚀剂为HF、H202、CH3C00H和H20的混合液。
[0029]可选的，在开口的中形成绝缘层的步骤具体包括:
[0030]进行氧化，在衬底、第二半导体层、第三半导体层的暴露的表面上形成氧化物材料的绝缘层，且氧化物材料填满开口。
[0031]本发明实施例提供的半导体器件及其制造方法，器件结构的源漏区之下形成有绝缘层的结构，且沟道区域之下为半导体层，这样的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应，并且易于同传统的器件及工艺集成。
【附图说明】
[0032]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0033]图1-图6示出了根据本发明实施例的半导体器件的各个形成阶段的示意图；
[0034]图7示出了根据本发明实施例的半导体器件的制造方法的流程图。
【具体实施方式】
[0035]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0036]本发明旨在提出一种半导体器件，参考图6所示，该半导体器件包括:
[0037]衬底10，衬底具有第一半导体材料；
[0038]第一有源区堆叠100，位于衬底10之上，包括第二半导体层12和其上的第三半导体层14，以及绝缘层24，绝缘层24位于第一有源区堆叠100的第二半导体层12的端部、第三半导体层14与衬底10之间；
[0039]第二有源区堆叠200，位于衬底10之上，包括第二半导体层12和其上的第三半导体层14 ；
[0040]隔离结构28，位于有源区堆叠100、200两侧的衬底上；
[0041]第一器件110和第二器件210，分别位于第一有源区堆叠100和第二有源区堆叠200之上，第一器件110的源漏区31位于绝缘层24之上。
[0042]在本发明中，集成了多种器件区域，其中在第一器件的形成区域，衬底之上形成了第二半导体层，该第二半导体层之上有用于形成第一器件的第三半导体层，该第二半导体仅形成在第三半导体层的沟道区域的下方，而在第二半导体层与隔离之间、源漏区域的下方形成有绝缘层的结构，这样，由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度。与SOI器件相比，沟道区域下方与衬底相连，具有更好的散热性能且避免了浮体效应的产生。同时，由于器件可以采用体硅衬底，避免了 SOI晶圆成本过高的限制。且该器件易于同传统的器件集成，满足电路性能多样性的要求，同时不影响传统器件的电学性能。
[0043]在本发明的实施例中，可以根据器件在制造工艺中需要以及器件性能的需求，选择衬底、第二半导体层、第三半导体层的材料，可以采用相同或不同的半导体材料，在本发明的优选实施例中，所述衬底为体硅衬底，第二半导体层为Ge.S^ Χ，0〈χ〈1，第三半导体层为硅，这种半导体材料的选择便于通过外延生长形成晶体的第二、第三半导体层，器件具有更优异的性能。
[0044]在本发明的实施例中，绝缘层24可以为氧化物材料，还形成于隔离结构的内壁上，这样，绝缘层24和隔离结构内壁上的氧化层26可以一同通过自对准的方式来形成。
[0045]此外，本发明还提供了上述半导体器件的制造方法，为了更好的理解本发明的技术方案以及技术效果，以下将结合流程图7对具体的实施例进行详细描述。
[0046]首先，在步骤S01，提供具有第一半导体材料的衬底10，参考图1所示。
[0047]在本发明中所述衬底为半导体衬底，优选可以为具有单一半导体材料的体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，在本实施例中，所述衬底为体硅衬底。
[0048]接着，在步骤S02，在衬底上形成堆叠层，所述堆叠层包括第二半导体层12和第三半导体层14,参考图2所示。
[0049]在本实施例中，具体地，如图1所示，首先，在衬底10上外延生长第二半导体层12，如外延生长Gejii x，其中，0<χ<1 ;接着，在第二半导体层12上外延生长第三半导体层14，如外延生长硅；而后，在第三半导体层14上淀积第一掩膜层16，如氮化硅的硬掩膜，涂抹光敏刻蚀剂16 (photoresist)后进行刻蚀，从而形成图案化的第一掩膜层16 ;如图2所示，接着，形成图案化的第二半导体层12