半导体器件及形成方法
【技术领域】
[0001]本发明涉及半导体器件及形成方法。
【背景技术】
[0002]在诸如晶体管的半导体器件中，在施加给器件的栅极充足的电压或偏压时，电流流经源极区和漏极区之间的沟道区。当电流流经沟道区时，通常认为晶体管处于“接通”状态，并且当电流没有流经沟道区时，通常认为晶体管处于“断电”状态。
【发明内容】
[0003]针对现有技术中存在的问题，根据本发明的一方面，提供了一种半导体器件，包括:沟道，围绕介电管；以及栅极，围绕所述沟道，其中，所述沟道的沟道厚度除以所述沟道的沟道长度的比介于约1/30至约10之间。
[0004]根据本发明的一个实施例，所述介电管包括硅或氧化物中的至少一个。
[0005]根据本发明的一个实施例，所述沟道包括硅。
[0006]根据本发明的一个实施例,所述沟道厚度介于约lnm至约30nm之间。
[0007]根据本发明的一个实施例，所述沟道长度介于约3nm至约30nm之间。
[0008]根据本发明的一个实施例，所述介电管具有介于约3nm至约lOOnm之间的管高度。
[0009]根据本发明的一个实施例，所述介电管具有介于约3nm至约lOOnm之间的管宽度。
[0010]根据本发明的另一方面，提供了一种形成半导体器件的方法，包括:在第一沟道材料上方形成第一管材料，所述第一沟道材料位于介电层上方；在所述第一管材料上方形成第二沟道材料，使得所述第二沟道材料与所述第一沟道材料相接触；从所述第一沟道材料的下方去除所述介电层的至少一些以形成第一栅极开口 ；在所述第一沟道材料下方的所述第一栅极开口内和所述第二沟道材料周围形成栅极；以及实施退火操作以由所述第一管材料形成介电管以及由所述第一沟道材料和所述第二沟道材料形成沟道。
[0011]根据本发明的一个实施例，所述形成第一管材料包括生长硅层或锗层中的至少一个层。
[0012]根据本发明的一个实施例，所述形成第二沟道材料包括实施化学气相沉积以形成石圭层。
[0013]根据本发明的一个实施例，所述退火操作包括氧化所述第一管材料。
[0014]根据本发明的一个实施例，所述去除包括蚀刻所述介电层的至少一些以暴露出所述第一沟道材料的底面的至少一些。
[0015]根据本发明的一个实施例，该方法包括在第一有源区和第二有源区上方形成光刻胶，使得暴露出所述第一有源区和所述第二有源区之间的沟道区，在所述去除之前形成所述光刻胶。
[0016]根据本发明的又一方面，提供了一种半导体器件，包括:沟道，围绕介电管，所述介电管包括硅或氧化物中的至少一个和少于1%的锗；以及栅极，围绕所述沟道。
[0017]根据本发明的一个实施例，所述沟道具有介于约lnm至约30nm之间的沟道厚度或介于约3nm至约30nm之间的沟道长度中的至少一个。
[0018]根据本发明的一个实施例，所述沟道包括硅和少于1%的锗。
[0019]根据本发明的一个实施例，包括在所述栅极的第一侧上连接至所述沟道的第一端的第一有源区以及在所述栅极的第二侧上连接至所述沟道的第二端的第二有源区。
[0020]根据本发明的一个实施例，所述沟道的沟道厚度除以所述沟道的沟道长度的比介于约1/30至约10之间。
[0021]根据本发明的一个实施例，所述介电管具有介于约3nm至约lOOnm之间的管高度。
[0022]根据本发明的一个实施例，所述介电管具有介于约3nm至约lOOnm之间的管宽度。
【附图说明】
[0023]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增加或减少。
[0024]图1示出了根据一些实施例的处于制造阶段的半导体器件的立体图。
[0025]图2示出了根据一些实施例的处于制造阶段的半导体器件的截面图。
[0026]图3示出了根据一些实施例的处于制造阶段的半导体器件的立体图。
[0027]图4示出了根据一些实施例的处于制造阶段的半导体器件的俯视图。
[0028]图5示出了根据一些实施例的处于制造阶段的半导体器件的截面图。
[0029]图6示出了根据一些实施例的处于制造阶段的半导体器件的立体图。
[0030]图7示出了根据一些实施例的处于制造阶段的半导体器件的俯视图。
[0031]图8示出了根据一些实施例的处于制造阶段的半导体器件的截面图。
[0032]图9示出了根据一些实施例的处于制造阶段的半导体器件的立体图。
[0033]图10示出了根据一些实施例的处于制造阶段的半导体器件的俯视图。
[0034]图11示出了根据一些实施例的处于制造阶段的半导体器件的截面图。
[0035]图12示出了根据一些实施例的处于制造阶段的半导体器件的立体图。
[0036]图13示出了根据一些实施例的处于制造阶段的半导体器件的俯视图。
[0037]图14示出了根据一些实施例的处于制造阶段的半导体器件的截面图。
[0038]图15示出了根据一些实施例的处于制造阶段的半导体器件的俯视图。
[0039]图16示出了根据一些实施例的处于制造阶段的半导体器件的截面图。
【具体实施方式】
[0040]以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚的目的，并且其本身不表示所述多个实施例和/或配置之间的关系。
[0041]此外，本文可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在此使用的空间关系描述符可以同样地进行相应地解释。
[0042]本文提供了用于形成半导体器件的一种或多种技术以及由其形成的结构。本发明的一些实施例具有下列部件和/或优点中的一个或组合。
[0043]根据一些实施例，半导体器件包括围绕介电管的沟道。在一些实施例中，沟道包括硅。在一些实施例中，介电管包括硅或氧化物中的至少一个和少于1%的锗。在一些实施例中，栅极围绕沟道。在一些实施例中，由沟道的沟道厚度除以沟道的沟道长度的比介于约1/30至约10之间。在一些实施例中，沟道厚度介于约lnm至约30nm之间。在一些实施例中，沟道长度介于约3nm值约30nm之间。在一些实施例中，介电管具有介于约3nm至约lOOnm之间的管厚度。在一些实施例中，沟道厚度不受管宽度的影响，使得在不改变沟道厚度的情况下包括沟道的沟道区可包括任意管宽度。
[0044]根据一些实施例，形成半导体器件的方法包括在第一沟道材料层上方形成第一管材料层。在一些实施例中，第一沟道材料层位于介电层上方。在一些实施例中，通过在介电层上方形成硅层来形成第一沟道材料层。在一些实施例中，通过在第一沟道材料层上方生长至少一层硅或锗来形成第一管材料层。在一些实施例中，由第一管材料层形成第一柱以形成第一管材料以及由第一沟道材料层形成以形成第一沟道材料。在一些实施例中，第一管材料位于第一沟道材料上方。在一些实施例中，在第一管材料上方形成第二沟道材料，使得第二沟道材料与第一沟道材料相接触。在一些实施例中，通过实施化学气相沉积(CV