D)、原子层沉积(ALD)、物理气相沉积(PVD)等中的至少一个形成第二沟道材料。在一些实施例中，第二沟道材料包括硅。在一些实施例中，从第一沟道材料的下方去除介电层的至少一些以形成第一栅极开口。在一些实施例中，栅极形成在第一沟道材料下方的第一栅极开口内并且围绕第二沟道材料。在一些实施例中，实施退火操作以由第一管材料形成介电管且由第一沟道材料和第二沟道材料形成沟道。
[0045]根据一些实施例，退火操作包括氧化第一管材料以形成介电管。在一些实施例中，很少甚至没有载流子(诸如，电子或空穴)处于介电管内或穿过介电管，使得相较于未包括介电管并因此不会将载流子限制在非常接近于栅极的区域内的半导体器件，介电管的存在将电子或电子空穴大致限制或约束在沟道内，其中，沟道非常接近于栅极。在一些实施例中，相较于没有将载流子约束在非常接近于栅极的区域的半导体器件，促进载流子位于非常接近于栅极的区域允许栅极对载流子具有更好的控制，进而允许制造更短的沟道，同时抑制短沟道效应，诸如介于包括源极或漏极中的至少一个的第一有源区和包括源极和漏极中的至少一个的第二有源区之间的漏电。
[0046]图1、图3、图6、图9和图12是根据一些实施例的处于制造的各个阶段的半导体器件100的立体图，图4、图7、图10、图13和图15是根据一些实施例的处于制造的各个阶段的半导体器件100的俯视图，以及图2、图5、图8、图11、图14和图16是根据一些实施例的处于制造的各个阶段的半导体器件100的截面图。转至图1和图2，其中，图2示出了根据一些实施例的沿着图1的线2-2截取的半导体器件100的截面图。在一些实施例中，根据一些实施例，第一沟道材料层104a形成在介电层102上方。在一些实施例中，介电层102包括氧化物、氮化物等中的至少一种。在一些实施例中，介电层102包括外延层、绝缘体上硅(SOI)结构、晶圆、或由晶圆形成的管芯中的至少一个。在一些实施例中，介电层102位于衬底(未不出)上方。在一些实施例中，衬底包括娃、锗、碳等中的至少一个。在一些实施例中，衬底包括外延层、绝缘体上硅(SOI)结构、晶圆、或由晶圆形成的管芯中的至少一个。在一些实施例中，第一沟道材料层104a包括硅、锗、碳等中的至少一个。在一些实施例中，第一管材料层106a形成在第一沟道材料层104a上方。在一些实施例中，诸如通过外延生长来生长第一管材料层106a。在一些实施例中，第一管材料层106a包括硅、锗等中的至少一个。在一些实施例中，第一沟道材料层104a和第一管材料层106a包括不同的材料。在一些实施例中，第一沟道材料层104a具有介于约lnm至约30nm之间的第一沟道材料高度103a。在一些实施例中，第一管材料层106a具有介于约3nm至约lOOnm之间的第一管材料闻^? 105a。
[0047]转至图3、图4和图5，其中，图5示出了根据一些实施例的沿着图3和图4中线5-5截取的半导体器件100的截面图。在一些实施例中，图案化第一沟道材料层104a以形成第一沟道材料104，并且图案化第一管材料层以形成第一管材料106。在一些实施例中，第一沟道材料104和第一管材料106包括第一柱101。在一些实施例中，第一柱101具有第一柱宽度105b。在一些实施例中，第一柱宽度105b介于约3nm至约lOOnm之间。在一些实施例中，第一管材料106具有第一管材料高度105a。在一些实施例中，第一管材料106的宽度大致等于第一沟道材料104的宽度。在一些实施例中，如图5所示，第一沟道材料104具有第一沟道材料高度103a。
[0048]转至图6、图7和图8，其中，图8示出了根据一些实施例的沿着图6和图7截取的半导体器件100的截面图。在一些实施例中，第二沟道材料108形成在第一柱101上方，使得第二沟道材料108的一部分与第一沟道材料104的一部分相接触。在一些实施例中，生长第二沟道材料108。在一些实施例中，第二沟道材料108包括硅、锗、碳等中的至少一个。在一些实施例中，第二沟道材料108包括与第一沟道材料104相同或相似的材料。在一些实施例中，如图8所示，第二沟道材料108具有介于约lnm至约30nm之间的沟道材料厚度108co
[0049]根据一些实施例，如图6和图7所7K,第一沟道材料104、第一管材料106和第二沟道材料108包括半导体柱107。在一些实施例中，半导体柱107包括连接至沟道区107a的第一端的第一有源区107b、沟道区107a、和连接至沟道区107a的第二端的第二有源区107c。在一些实施例中，第一有源区107b包括源极或漏极中的至少一个。在一些实施例中，第一有源区107b包括第一导电类型或第二导电类型中的至少一个。在一些实施例中，第二有源区107c包括源极或漏极中的至少一个。在一些实施例中，第二有源区107c包括第一导电类型或第二导电类型中的至少一个。在一些实施例中，第一导电类型包括η型或p型中的至少一个。在一些实施例中，当第二导电类型包括Ρ型时，第一导电类型包括η型，并且当第一导电类型包括Ρ型时，第二导电类型包括η型。在一些实施例中，半导体柱107具有介于约4nm至约130nm之间的柱高度108a。在一些实施例中，半导体柱107具有介于约4nm至约130nm之间的柱宽度108b。在一些实施例中，如图6和图7所示，光刻胶110形成在第一有源区107b或第二有源区107c中至少一个上方，这样暴露出沟道区107a。在一些实施例中，在形成第二沟道材料108之前，从位于第一有源区107b或第二有源区107c中至少一个内的第一沟道材料104上方去除第一管材料106。因此在一些实施例中，第二沟道材料108在第一有源区107b或第二有源区107c中至少一个内仅位于第一沟道材料104上方或周围，但在沟道区107a内同时位于第一管材料106和第一沟道材料104上方或周围。
[0050]转至图9、图10和图11，其中，图11示出了根据一些实施例的沿着图9和图10中线11-11截取的半导体器件100的截面图。在一些实施例中，从第一沟道材料104的下方去除介电层102的至少一些以形成第一栅极开口 112。在一些实施例中，通过选择性蚀刻去除介电层102的至少一些，其中，介电层102可选择选择性蚀刻。在一些实施例中，选择性蚀刻包括第一蚀刻剂。在一些实施例中，第一蚀刻剂是氢、氟、氮等中的至少一个。在一些实施例中，选择性蚀刻稍许地或没有去除第一沟道材料104且稍许地或没有去除第二沟道材料108。在一些实施例中，第一栅极开口 112延伸到半导体柱107的沟道区107a的至少一些的下面。
[0051]转至图12、图13和图14，其中，图14示出了根据一些实施例的沿着图12和图13中线14-14截取的半导体器件100的截面图。在一些实施例中，栅极114形成在半导体柱107的沟道区107a的至少一些的周围。在一些实施例中，栅极114围绕且接触第一沟道材料104和第二沟道材料108。在一些实施例中，栅极114包括被栅电极围绕的栅极电介质(未示出)。在一些实施例中，栅极电介质与沟道区107a内的第一沟道材料104或第二沟道材料108的至少一个相接触。在一些实施例中，栅极电介质包括诸如氧化物的高介电常数材料。在一些实施例中，栅电极包括诸如金属的导电材料。在一些实施例中，通过诸如CVD、ALD、PVD等中的至少一种的沉积形成栅极114。
[0052]转至图15和图16，其中，图16示出了根据一些实施例的沿着图15中的线16_16截取的半导体器件100的截面图。在一些实施例中，实施退火操作以由介电材料106形成介电管。在一些实施例中，在退火操作之前去除光刻胶110。在一些实施例中，退火操作之后去除光刻胶110。在一些实施例中，退火操作由第一沟道材料104和第二沟道材料108中的至少一个形成沟道118。在一些实施例中，沟道118具有介于约lnm至约30nm之间的沟道厚度118c。在一些实施例中，沟道118具有介于约4nm至约130nm之间的沟道高度118a。在一些实施例中，沟道118具有介于约4nm至约130nm之间的沟道宽度118b。在一些实施例中，沟道118具有沟道长度11