半导体结构及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种存储器及其制造方法。
【背景技术】
[0002]近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置。
[0003]因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的特性与稳定性。
【发明内容】
[0004]根据一实施例，公开一种半导体结构，其包括一导电层、一导电构造、与一介电层。导电层定义出相邻的多个第一开口。导电构造环绕导电层介于第一开口之间的部分。介电层分开导电层与导电构造。
[0005]根据另一实施例，公开一种半导体结构，其包括叠层的多个导电条纹、一导电构造、与一导电构造。导电构造环绕导电条纹。介电层分开导电条纹与导电构造。
[0006]根据又另一实施例，公开一种半导体结构的制造方法，其包括以下步骤。交互叠层多个绝缘层与多个导电层。形成多个第一开口贯穿绝缘层与导电层。移除绝缘层被第一开口露出的部分，以在绝缘层中形成尺寸大于第一开口的多个第二开口。形成一介电层覆盖导电层被第一开口与第二开口露出的部分。形成多个导电构造于介电层上。
【附图说明】
[0007]图1A至图5C绘示根据一实施例的半导体结构的制造方法。
[0008]【符号说明】
[0009]102:绝缘层
[0010]104:导电层
[0011]106:半导体基板
[0012]108:硬掩模
[0013]110:第一开口
[0014]112:第二开口
[0015]114:第一方向
[0016]116:第二方向
[0017]118:部份
[0018]120:绝缘部分
[0019]122:介电层
[0020]124:导电构造
[0021]126:第一导电部分
[0022]128:第二导电部分
[0023]130:绝缘插塞
[0024]132:第三开口
[0025]134:导电条纹
[0026]136:第三方向
[0027]138:导电连接
[0028]P1、P2:间距
【具体实施方式】
[0029]图1A至图5C绘示根据一实施例的半导体结构的制造方法。其中以A标示的为半导体结构的上视图，标示为B与C的为分别为半导体结构沿BB线与CC线的剖面图。
[0030]请参照图1A至图1C，绝缘层102与导电层104交互叠层地形成在半导体基板106上。半导体基板106可包括硅基板、绝缘层上覆硅(SOI)、或其他合适的材料结构。绝缘层102可包括氧化物、氮化物、氮氧化物，例如氧化硅、氮化硅、氮氧化硅，或其他合适的介电材料。可使用刻蚀工艺，在最顶层的硬掩模108 (例如氮化硅)露出的导电层104(例如未掺杂的多晶硅)与绝缘层102 (例如氧化硅)中定义出第一开口 110。刻蚀工艺包括例如湿法刻蚀、干法刻蚀、或其他合适的方法。
[0031]请参照图2A至图2C，移除绝缘层102被第一开口 110露出的部分，以在绝缘层102中定义出第二开口 112，其尺寸大于导电层104的第一开口 110，并连通第一开口 110。相较于导电层104，使用的刻蚀工艺对于绝缘层102具有较高的刻蚀选择性(亦即此刻蚀工艺对绝缘层102的刻蚀速率高于导电层104，或者实质上不会刻蚀导电层104)。举例来说，可利用氣氟酸稀释溶液(DHF)、缓冲式氧化物刻蚀剂(buffered oxide etchant ;Β0Ε)、或其他合适的刻蚀剂移除氧化物绝缘层102。一实施例中，第一开口 110在第一方向114上的间距(pitch)P1是大于在第二方向116上的间距P2，且刻蚀工艺是控制(例如控制等向刻蚀工艺的时间)移除绝缘层102特定尺寸的材料，藉此留下绝缘层102在第一方向114上的第一开口 110之间的一部份118(图2A与图2C)，并连通第二方向116上的第一开口(如图2A与图2B所示)，以形成在第一方向114上彼此分开(图2A与图2C)，且在第二方向116上呈同时连通不同第一开口 110(图2A与图2B)形态的第二开口 112。实施例中，在形成第二开口 112之后，是留下绝缘层102位于第一开口 110其中邻近四个之间的绝缘部分120 (图2A)，此绝缘部分120能支撑分开上、下方的导电层104，以避免导电层104变形短接或崩垮。
[0032]请参照图3A至图3C，形成介电层122以覆盖第一开口 110与第二开口 112露出的所有导电层104与绝缘层102。以导电材料(例如P+型多晶硅、N+型多晶硅、TiN、TaN、W、T1、Cu、或其他的共形导体(conformal conductors))填充导电层104的第一开口 110与绝缘层102的第二开口 112，以形成导电构造124在介电层122上，其中导电构造124包括填充在第一开口 110的第一导电部分126，以及填充在第二开口 112并连接第一导电部分126的第二导电部分128。可利用化学机械研磨工艺，将硬掩模108上方的介电层122与导电材料移除。第二导电部分128配置在导电层104的上、下方。此外，介电层122电性隔离导电层104与导电构造124，并电性隔离第一方向114上不同位置的导电构造124。
[0033]请参照图3B，导电构造124环绕在导电层104介于第一开口 110之间的上、下表面与相对侧壁上。单一个第二导电部分128是与不同第一开口 110中的第一导电部分126重叠。
[0034]请参照图4A至图4C，形成绝缘插塞130，其穿过导电层104与绝缘层102，以电性绝缘导电构造124。绝缘插塞130的形成方法包括在导电层104与绝缘层102中定义出第三开口 132，并以介电材料(例如氧化物)填充第三开口 132而形成。可利用化学机械研磨工艺，将硬掩模108上方的介电材料移除。一实施例中，绝缘插塞130是配置在第一方向114上的第一导电部分126之间，并至少邻接第一导电部分126上(或第一开口 110中)的介电层122，以与介电层122在导电层104中定义出往第一方向114延伸的导电条纹134(图4D，其仅绘示导电层104单一阶层中的元件配置)。其他实施例中，在不影响导电构造124于第三方向136 (垂直方向)上不同阶层电性导通效果为前提下，绝缘插塞130亦可更延伸至接触第一导电部分126。
[0035]实施例的半导体结构为三维叠层存储器阵列，其中往第一方向114延伸的导电条纹134是用作位线，往第二方向116延伸的导电构造124造是用作字线。举例来说，导电条纹134与导电构造124之间的介电层122可以