厚度。第一和第二电介质331、232也可具有如上所述的厚度关系。第一场效应结构351在这个实施例中是类似于第二场效应结构252的场效应晶体管。更具体地，半导体器件300包括具有多晶硅栅极241的η沟道场效应晶体管351 (第一场效应结构)和具有金属栅极242的η沟道场效应晶体管252 (第二场效应结构)。
[0086]图3因此图示半导体器件300，其中第一和第二场效应结构351、352中的每一个包括在半导体衬底210中形成的ρ掺杂主体区222和η掺杂源极区221，其中第一和第二栅电极241、242中的每一个与相应的主体区222和源极区221电绝缘。第一和第二栅电极241、242的栅极材料彼此不同，并可以是多晶硅半导体材料、金属、金属合金、金属层堆叠、金属合金层堆叠中的任何一个或其组合。第一栅电极241也可以例如是金属或任何含金属材料。
[0087]半导体器件100、200、300是三端子功率半导体器件。这些器件100、200、300 —般是具有由在半导体衬底110、210的第一侧面111、211上的第一金属化(在上述实施例中是源极金属化)161,261形成的至少一个电极和由在半导体衬底110、210的第二侧面112、212上的第二金属化(在上述实施例中是漏极金属化)162,262形成的至少另一电极的垂直部件。
[0088]半导体衬底110、210的第一侧面111、211可以是例如半导体器件的前侧面，例如FET和/或M0S栅控二极管的源极区被布置在该前侧面处。半导体衬底110、210的第二侧面112、212可以是例如半导体器件的背侧面，例如FET和/或M0S栅控二极管的公共漏极区被布置在该背侧面处。
[0089]可替换地，半导体器件100、200、300的第二场效应结构也可以是绝缘栅双极晶体管(IGBT)的晶体管单元。在这种情况下，区124、224是ρ掺杂集电极区。
[0090]图4Α到4G图示用于制造另一半导体器件的工艺。该器件被称为平面器件，因为晶体管单元不包括沟槽而是所谓的双扩散区。然而，得到的器件也是垂直器件，如在其它实施例中的。
[0091]图4Α和4Β图示两个替换方案的初始工艺作为适当的起始点。
[0092]在图4Α和4Β的两个替换方案中，如上所述提供具有第一侧面411和第二侧面412的半导体衬底410。
[0093]在图4Α的替换方案中，掺杂区421、422和426没有被形成且将在以后的阶段被形成。
[0094]在图4Β的替换方案中，在半导体衬底410中已经通过注入来形成η掺杂源极区421和ρ掺杂主体区422。此外，ρ掺杂补偿区426也可在ρ掺杂主体区422之下形成并与Ρ掺杂主体区422接触。邻近的ρ掺杂补偿区426限制漂移区423的η掺杂区。ρ掺杂补偿区426可具有比ρ掺杂主体区422的掺杂浓度低的掺杂浓度。由于热预算考虑，一般在下面描述的随后的工艺之前形成源极区421、主体区422和补偿区426。因此，一般使用图4Β的替换方案。
[0095]在对图4Α和4Β的两个替换方案公共的另外的工艺中，例如通过热氧化在第一侧面411上形成第一栅极电介质431。然后在第一栅极电介质431上形成多晶硅层440，后面是形成覆盖多晶硅层440的区的掩模472，第一栅电极将在该区中被形成。多晶硅层440形成多晶半导体材料，其可以在沉积期间被在原处掺杂或其可以在分开的注入工艺中沉积之后被惨杂。
[0096]下面的图4C到4G图示图4A的替换方案。然而注意，下面的工艺也适用于图4B的替换方案。
[0097]掩模472留下在被暴露区之外的多晶硅层440的区，其中第一栅电极被形成。如图4C所示，当蚀刻多晶硅层440以形成第一栅电极441时，掩模472用作蚀刻掩模。此外，使用掩模472蚀刻第一栅极电介质431，或如果掩模472已经被移除，则第一栅电极441用作蚀刻掩模以蚀刻第一栅极电介质431。
[0098]图4D图示另外的工艺，其包括例如通过热氧化(后面是金属层或含金属层448的沉积)来形成第二栅极电介质432。第二栅极电介质432可具有比如上所述的第一栅极电介质431大的厚度，但也可具有基本上相同的厚度。
[0099]金属层448可具有任何金属、金属合金、或如上所述的金属层堆叠例如Ti/TiN/W层堆叠。
[0100]在如图4E所示的另外的工艺中，掩模473在金属层448上形成。掩模473限定通过使用掩模473作为蚀刻掩模蚀刻金属层448而形成的第二栅电极442的位置和大小。
[0101]在另外的工艺中，如图4F所示，从在第二栅电极442外部的区移除第二栅极电介质432。然而，这个工艺可被省略，且第二栅极电介质432可被保持未蚀刻。
[0102]在替换的工艺序列中，可在形成第一栅极电介质431和第一栅电极441之前形成第二栅极电介质432和第二栅电极442。
[0103]在最后的工艺中，如图4G所示，通过注入来形成η掺杂源极区421和ρ掺杂主体区422。此外，在ρ掺杂主体区422之下形成并与ρ掺杂主体区422接触的ρ掺杂补偿区426也可被形成。邻近的ρ掺杂补偿区426限制漂移区423的η掺杂区。当半导体器件在反转模式中操作时，这些被限制的区将完全被耗尽。Ρ掺杂补偿区426可具有比ρ掺杂主体区422的掺杂浓度低的掺杂浓度。
[0104]高ρ掺杂主体接触区425被形成以提供与源极和主体触头443的良好欧姆接触。源极或第一金属化461在绝缘层437上形成，绝缘层437覆盖第一和第二栅电极441、442，并且其包括用于源极和主体触头443的以及还有用于栅极触头446的开口，栅极触头446提供与第一栅电极441的电连接并通过第一金属化461及源极和主体触头443使第一栅电极441与源极区421电连接。
[0105]在替换的工艺中，栅极触头446没有被形成，且第一栅电极441保持与源极区421电绝缘。
[0106]高η掺杂漏极区或可替换地高掺杂ρ发射极区在半导体衬底410的第二侧412处形成。当形成η掺杂漏极区时，形成FET，其为单极器件的示例。当形成ρ掺杂发射极区，形成IGBT，其为双极器件的示例。
[0107]第二或漏极(发射极)金属化462分别在η掺杂漏极区462或ρ掺杂发射极区462上形成并分别与η掺杂漏极区462或ρ掺杂发射极区462欧姆接触。
[0108]第一栅电极441与第一栅极电介质431和相应的源极区421、主体区422和补偿区426 一起形成第一场效应结构451。第二栅电极442与第二栅极电介质432和相应的源极区421、主体区422和补偿区426 —起形成第二场效应结构452。
[0109]半导体器件400因此包括具有多晶娃栅电极441的第一场效应结构451和具有金属栅电极442的第二场效应结构452。第一栅极电介质431可以比第二栅极电介质432薄。
[0110]为了描述的容易而使用空间相对术语，例如“在…下”、“在…之下”、“下部”、“在…之上”、“上部”等以解释一个元件相对于第二元件的定位。除了与在附图中描绘的那些取向不同的取向以外，这些术语意在包括器件的不同取向。此外，术语，例如“第一”、“第二”等也用于描述各种元件、区、区段等，且也没有意在为限制性的。相似的术语在整个描述中指的是相似的元件。
[0111]如在本文使用的，术语“具有”、“包含”、“包括”、“包括了”等是指示所陈述的元件或特征的存在的开放端术语，但并不排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另外清楚地指示。
[0112]考虑到变化和应用的上述范围，应理解，本发明并不由前述描述限制，它也不由附图限制。相反，本发明仅由下面的权利要求及其合法等效形式限制。
[0113]参考列表
100，200, 300, 400半导体器件
110，210, 410半导体衬底
111，211，411第一侧面
112，212，412第二侧面
113，213台面区
114，214第一沟槽
115，215第二沟槽
121，221，421源极区
122，222，422主体区
123，223，423漂移区
124，224漏极区
131，231，331，431第一栅极电介质
132，232，432第二栅极电介质
133，233场氧化物
136，236场电极
137，237，437绝缘层
140，240, 440多晶硅层
141，241，441第一栅电极
142，242，442第二栅电极
143，243，443源极和主体触头
144，244开口
145，245开口
151，251，451第一场效应结构/ MGD
152，252，452第二场效应结构/ FET161，261，461源极金属化
162，262，462漏极金属化
271，472，473掩模
425主体接触区
426主体列446 栅极触头
448金属层/含金属层。
【主权项】
1.一种半导体器件，包括: 半导体衬底(110，210); 至少第一场效应结构(151，251)，其集成在所述半导体衬底(110，210)中，所述第一场效应结构(151，251)包括在第一栅极电介质(131，231)上并与第一栅极电介质(131，231)接触的第一栅电极(141，241)，所述第一栅极电介质(131，231)被布置在所述第一栅电极(141，241)和所述半导体衬底(110，210)之间，其中所述第一栅电极(141，241)由多晶半导体材料组成；以及 至少第二场效应结构(152，252)，其集成在所述半导体衬底(110，210)中，所述第二场效应结构(152，252)包括在第二栅极电介质(132，232)上并与第二栅极电介质(132，232)接触的第二栅电极(142，242)，所述第二栅极电介质(132，232)被布置在所述第二栅电极(142，242)和所述半导体衬底(110，210)之间，其中所述第二栅电极(142，242)由金属、金属合金、金属层堆叠、金属合金层堆叠之一及其组合组成，并与所述半导体衬底(11