半导体器件制造方法
【技术领域】
[0001] 本发明涉及一种半导体器件制造方法，特别是涉及一种减小NMOS金属栅极垂直 于沟道方向张应力的方法。
【背景技术】
[0002] 当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺 寸降至150nm W下时，很多物理参数不能按比例变化，例如娃禁带宽度Eg、费米势、界面 态及氧化层电荷Qox、热电势VtW及pn结自建势等等，送些将影响按比例缩小的器件性能。 近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩 小，集成度不断提高。随着技术节点进入深亚微米领域，例如IOOnm W内，甚至45nm W内， 传统场效应晶体管（FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例 缩小的前景受到挑战。众多新型结构的FET被开发出来，W应对现实的需求，其中，FinFET 就是一种很具等比例缩小潜力的新结构器件。
[0003] FinFET,鶴状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点， FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂 直于体娃的衬底的Fin, Fin被称为鶴片或鶴状半导体柱，不同的FinTET被STI结构分割 开来。不同于常规的平面FETiFinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面 和顶面包围Fin,从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控 巧IjFin的厚度，使得FinFET具有极佳的特性厘好的短沟道效应抑制能力，更好的亚阔值斜 率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。
[0004] 除了器件结构，半导体器件的等比例缩小，对半导体材料也提出了更高的要求。目 前，主流Fin阳T多采用娃作为鶴片材料，也即器件沟道材料为娃，而娃的载流子迁移率并 不能完全满足高速IC的要求。需要在NMOS和PMOS晶体管源漏区域中引入不同的材料，将 应力施加并引入到MOSFET沟道区，用来改善载流子的迁移率，进一步提升晶体管的性能。 例如在晶面为（100)的晶片上，沟道区晶向为<110〉，在PMOS中沿着纵轴方向（沿源漏方 向）的应力需要为压力，沿着横轴方向的应力需要为张力，沿着垂直于沟道方向的应力需 要为张力；而在NMOS中沿着纵轴方向的应力需要为张力，而沿着横轴方向的应力为压力， 沿着垂直于沟道方向的应力需要为压力。也即将沿着源（Source,简称S-漏值rain,简称 D)方向的张力和垂直于沟道方向的压力引入NMOS沟道；而将沿着S--D方向的压力和垂直 于沟道方向的张力引入PMOS沟道。
[0005] 另外一方面，FinFET器件往往采用后栅工艺制作，需要刻蚀去除假栅极堆叠之后， 在层间介质层中留下的栅极开口中沉积金属栅极。特别是Finfet H维立体结构，填充的金 属栅极对于沟道的应变效果不容忽视。目前常规的用于填充金属栅极的常用材料有AL和 W，而不同的材料有不同的淀积方式。Al常用的淀积方式有PVD(物理化学气相淀积），W淀 积的方法有CVD (化学气相淀积法）、ALD (原子层淀积法），不同的淀积膜的方法造成了薄 膜的性质有了很大的改变，例如应力如下表1所示：
[0006] 表1
[0008] 通常在选择当后高k介电质后金属栅填充工艺（HKMG)填充金属时，需要考虑W下 几点：a.具有好的填充能力b.填充的金属需要有较低的电阻率C.满足于沟道应变的沉积 方法。
[0009] 现有的技术方案是：在32皿技术代级W上时，工业化生产中选择PVD AL作为填 充金属，但是当特征尺寸继续微缩后，在22nm W及Finfet技术代时，栅极高的填充深宽比， 使得单独的PVD Al的填充方案不再适用，即使是用热流的Al,同样单纯的CVD W的填充能 力也无法满足器件应用的需求。ALD (原子层沉积）工艺是基于化学吸收的表面限制反应， 能够提供固有的单层沉积，在高深宽比缝隙中具有100%的台阶覆盖率。目前，在后栅工艺 中通常采用ALD工艺进行金属鹤（W)的填充来形成替代栅极的顶层金属，W提供具有良好 台阶覆盖率和缝隙填充能力的高质量金属层，满足40nm W下尺寸的器件的要求，特别是在 Finf et器件集成中H维包裹的沟道更易受到栅极材料带来的应变的影响。常用的填充金属 都是张应变的金属，如果用于NMOS中就要考虑压应力或者张应力最小的薄膜W避免对垂 直沟道方向施加太大的不期望的张应力（如前所述，NMOS希望源漏沟道方向为张应力，但 是从栅极施加的垂直沟道的应力希望为压应力），但是仅使用单独的CVD W不能满足栅极 填孔的需求。
【发明内容】
[0010] 因此，本发明的目的在于克服上述缺点，在保证金属栅极填充率高的前提下减小 金属栅极对于NMOS器件垂直于沟道区方向上的张应力，有效避免了器件载流子迁移率的 退化，保证了器件驱动性能。
[0011] 本发明提供了一种半导体器件制造方法，包括：步骤1，在NMOS器件中形成栅极开 口；步骤2,在栅极开口中沉积高K材料的栅极绝缘层W及金属材料的栅极导电层；步骤3， 在栅极开口中、栅极导电层上，采用ALD法沉积成核层；步骤4,在栅极开口中、成核层上，采 用CVD法沉积栅极接触层。
[001引 其中，NMOS器件为平面NMOS或者N型Fin阳T。
[0013] 其中，步骤1进一步包括；在衬底上形成伪栅极堆叠结构和栅极侧墙；在栅极侧墙 两侧衬底中形成源漏区和/或在衬底上形成抬升源漏区；在NMOS器件上形成层间介质层； 选择性刻蚀去除伪栅极堆叠结构。
[0014] 其中，去除伪栅极堆叠结构同时和/或之后，在栅极开口底部形成界面层。
[0015] 其中，栅极导电层包括盖层、电阻调节层、W及功函数调节层的堆叠多层结构。
[001引其中，盖层和/或功函数调节层的材质包括罪,、1押爪、1,41爪、1。41押爪，其中1 为选自化、Ti、Hf、Zr、Mo、W的一种金属或其组合；电阻调节层的材质包括选自Co、Ni、化、 A1、PcU Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、化、NcU化、La的金属单质、或送些金属的合金。 [0017] 其中，成核层与栅极接触层的材质包括选自Hf、Ru、Re、Mo、Zr、W、Ir、化、化U化、 La的金属及其组合。
[001引其中，成核层与栅极接触层的材质为W ;步骤3的ALD工艺的前驱物为B2&与肝V
[0019] 其中，沉积成核层之前进一步包括，采用CVD工艺在栅极开口中、栅极导电层上沉 积单原子娃层。
[0020] 其中，栅极接触层厚度大于成核层厚度的6倍。
[002U 其中，ALD工艺温度为250~350。交替通入BzHe与We，沉积速率为2. 3A /周 期至3, 01/周期，最终沉积得到的成核层的厚度为10~1.欲)0A。
[0022] 依照本发明的半导体器件制造方法，通过合理调整金属栅极沉积工艺，在保证金 属栅极填充率高的前提下减小金属栅极对于NMOS器件沟道区的张应变的影响，有效避免 了器件载流子迁移率的退化，提高了器件驱动性能。
【附图说明】
[0023] W下参照附图来详细说明本发明的技术方案，其中：
[0024] 图1至图8是显示了根据本发明的半导体器件制造方法的剖视图；W及 [00巧]图9是示出了根据本发明的半导体器件制造方法的工艺流程图。
【具体实施方式】
[0026] W下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了能有效减小金属栅极对于NMOS器件沟道区的张应力从而有效提高了器件 载流子迁移率的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本 申请中所用的术语"第一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或工艺步骤。 送些修饰除非