特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
[0027] 首先，如图1所示，在衬底1上形成假栅极堆叠结构。首先提供衬底1，在本发明 中，实施例所举的半导体器件例如为基于CMOS工艺的N型FinFET,因此从与其他工艺兼容 W及成本控制的角度考虑，优选体娃或SOI作为衬底1的材料。接着，光刻/刻蚀衬底1， 形成了从衬底1顶表面垂直向上竖起的多个沿第一方向平行的鶴片结构1F，W及在多个鶴 片结构IF之间留下了凹槽（未示出），刻蚀工艺优选采用各向异性的刻蚀方法。随后，在 鶴片结构IF之间的凹槽中填充绝缘材料，并针对绝缘材料与鶴片结构IF的刻蚀选择性而 执行的回刻工艺，使得留在鶴片结构IF之间、占据了原来凹槽IT位置的绝缘材料构成了器 件的隔离结构，也称作浅沟槽隔离STI2。任选的，对于nFinFET注入B、IruBFz等渗杂剂并 退火激活在鶴片结构IF中部形成穿通停止层（PTS，未示出），与鶴片结构IF上下材料之间 形成pn结从而通过反向偏置的二极管抑制泄漏；或者还可W注入C、N、0等容易与鶴片结 构IF的材质发生化学反应的渗杂离子，注入之后采用高温退火（例如600至900摄氏度） 使得渗杂离子与鶴片结构IF的材料反应形成绝缘体（例如氧化物、氮化娃、碳化物等）的 PTS，由此通过绝缘体隔断与衬底1之间的泄漏通路。随后，在器件上沉积形成伪栅极堆叠 层3。采用阳CVD、皿PCVD、MBE、ALD、蒸发、氧化、瓣射等工艺，在整个器件上沉积了由伪栅 极绝缘层3A W及伪栅极导电层3B，并随后刻蚀图形化，形成沿第二方向（垂直纸面）延伸 的伪栅极堆叠结构，露出了沿第一方向两侧的鶴片结构IF的顶部。层3A材质例如氧化娃， 层3B材质例如多晶娃、非晶娃、微晶娃、多晶错、非晶错、非晶碳等等，两者材质选择W提局 与周围其他材料的刻蚀选择性。接着，在伪栅极堆叠结构3A/3B沿第一方向的两侧形成栅 极侧墙4。例如先采用阳CVD、瓣射等工艺形成氮化娃、氮氧化娃、类金刚石无定形碳值LC) 等绝缘介质材料，然后采用各向异性刻蚀工艺去除了水平部分而仅在伪栅极堆叠结构3两 侧上保留了栅极侧墙4。随后，任选的，在鶴片结构IF顶部中、伪栅极堆叠结构3两侧形成 了轻渗杂源漏区（未示出）。对于nFinFET注入As、P等渗杂剂（形成与前述任选的PTS渗 杂区渗杂类型相反的轻渗杂源漏区），并采用尖峰退火、快速退火等工艺激活注入渗杂剂。 此后，为了减小源漏串联电阻和接触电阻，在鶴片结构IF顶部栅极侧墙4盐第一方向的两 侧外延生长抬升源漏区5。之后，通过旋涂、喷涂、丝网印刷、CVD等工艺形成低K材料的层 间介质层6,并CMP平坦化直至露出伪栅极堆叠3顶部。
[0028]值得注意的是，虽然W上是根据采用后栅工艺形成的具备伪栅极堆叠的FinFET 器件基础结构。但是值得注意的是，本发明不限于具体的FinFET,而是也可W应用于平面 M0SFET、其他多栅/分裂栅/沟槽栅的MOSFET结构等，只要送些小尺寸的半导体器件需要 精细控制NMOS的金属栅极的向沟道区施加的应力。
[002引如图2所示，选择性刻蚀去除伪栅极堆叠结构3中的伪栅极导电层3B，形成栅极开 口 6T，露出下方的伪栅极绝缘层3A。针对层3B的材质不同，选用与相邻材料层的刻蚀选择 性较大的刻蚀工艺。例如，针对非晶娃、多晶娃、微晶娃的娃基材料，采用TMAH湿法刻蚀去 除；针对非晶碳，采用氧等离子体干法刻蚀；针对错等其他材料，采用强酸（氨氣酸、硫酸）+ 强氧化剂（含莫氧的等离子水、硝酸、双氧水等）湿法去除。优选地，控制刻蚀工艺，使其停 留在层3A顶部，避免对衬底1 (对于平面MOS结构）或鶴片结构IF (对于FinFET器件）顶 部造成过刻蚀而增大沟道区表面缺陷密度。
[0030]如图3所示，在栅极开口 6T中去除伪栅极绝缘层3A，而形成栅极绝缘层7。针对 伪栅极绝缘层3A的材质一-例如氧化娃，采用HF基腐蚀液去除层3A。优选地，采用稀释 的缓释刻蚀剂（地0E，NHaF与HF的混合水溶液）或者加入少量氧化剂（莫氧、双氧水等） 的稀释氨氣酸（地F)，使得去除层3A的同时，在栅极开口 6T底部形成了极薄（例如厚度仅 0.5~Inm)的氧化娃材质的界面层7A，用于减小与后续高K材料之间的界面态。自然，也可 W采用其他方法，例如采用HF完全去除层3A之后，通过化学氧化或热氧化，控制反应时间 获得极薄的氧化娃界面层7A。随后，在栅极开口 6T中共形沉积高K材料的栅极绝缘层7B。 高 k 材料包括但不限于包括选自册〇2、HfSiOx、HfSiON、HfAlOx、HfTaOx、册La〇x、HfAlSiOx、 册LaSiOx的给基材料（其中，各材料依照多元金属组分配比W及化学价不同，氧原子含量X 可合理调整，例如可为1~6且不限于整数），或是包括选自Zr化、Laz化、LaAl化、Ti化、Yz化 的稀±基高K介质材料，或是包括Al2〇3, W其上述材料的复合层。层7B的形成工艺例如 阳CVD、皿PCVD、MOCVD、MBE、ALD等台阶覆盖率较高的共形沉积工艺，使得层7B不仅分布在 栅极开口 6T的底部还分布在栅极开口 6T的侧壁也即栅极侧墙4的内侧壁上。优选地，沉 积高K材料的层7B之后，采用沉积后退火工艺（PDA) W减小或消除高K材料的界面缺陷， 例如在400~650并优选450摄氏度下退火5砂~3分钟并优选12砂。
[0031] 任选的，如图4所示，在栅极开口6T中、在高K材料的栅极绝缘层7B之上形成盖 层8A，W便防止上层金属扩散迁移进入沟道。例如通过阳CVD、皿?00)、1000)、186、40)、蒸 发、磁控瓣射等工艺，在层7B之上共形形成盖层8A。层8A材质例如为金属的氮化物，具体 包括1典、1押爪、1,41风、1。41押爪，其中1为1'曰、1'1、册、2'、1〇、胖或其它元素。值得注意 的是，层8A仅为任选的而并非必需的。
[003引如图5所示，在栅极开□ 6T中、盖层8A上形成电阻调节层8B。例如通过阳CVD、 皿PCVD、MOCVD、MBE、ALD、蒸发、磁控瓣射等工艺，在层8A之上共形形成电阻调节层8B。层 8B材质例如为Co、Ni、Cu、A1、PcU Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、化、NcU化、La等金 属单质、或送些金属的合金。在本发明一个优选实施例中，器件为N型FinFET，层SB采用金 属Al或合金TiAl。
[0033] 如图6所示，在栅极开口6T中、电阻调节层8B上形成功函数调节层8C，W精确 调整器件的阔值电压并且同时也可W阻挡相邻金属层之间的元素扩散迁移。例如通过 PVD (MBE、蒸发、磁控瓣射等）或ALD工艺共形地形成了功函数调节层8C。层8C材质例如为 金属的氮化物，具体包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz,其中M为化、Ti、Hf、Zr、Mo、W或 其它元素。
[0034] 如图7所示，在栅极开口6T中、功函数调节层8C上形成栅极接触层9。在本发明 一个优选实施例中，先采用原子层沉积（ALD)法，在层8C之上共形形成较薄（例如1~3nm 厚度）的种晶层（未示出），随后再通过CVD方法（例如M0CVD、PECVD、皿PCVD等）沉积较 厚（例如3~20nm)的金属鹤（W)材质的栅极接触层9。
[003引其中，ALD工艺形成种晶层的具体过程可W包括；1)预热晶片，将晶片送入CVD反 应室，加热至约20(TC，提高整个晶片热量W促进分子运动，利于稍后的反应和沉积。2)可 选地，在晶片上沉积薄娃层。通入娃焼（SiH4)等含娃气体，分解从而在晶片表面沉积形成 了薄娃层，例如为单原子Si层，该单原子层Si可W保护其下方的Ti、Ta、TiN、TaN等材质 的阻挡层/粘附层SC免受稍后Wro的侵蚀。3)采用原子层沉积（ALD)工艺，在晶片上形成 W成核层，ALD工艺的前驱物包括测焼度2?)与氣化鹤（WFe)，工艺温度为250~350°C并且 优选30(TC;在ALD沉积的循环周期内，Wro最先沉积在晶片表面（优选地包括薄Si层