）形 成第一层W单原子层，并且W--F链上F -侧朝向上；随后停止通入肝转而通入BzHe, B和 H取代了W--F链上的F ;接着停止通入BzHe转而继续通入WFe,第一层W上方的B和H还原 了通入的W6从而形成了第二层W单原子层；然后停止转而通入BzHe, B和H再次取代 了第二层W单原子层顶部的F，此后周而复始，间歇地交替通入和BzHe，最终形成了多个 W单原子层，构成最终的成核层；ALD工艺中，沉积速率例如是2. 3A /周期至3. OA/周期 并且优选为2,了乂/周期，最终沉积得到的成核层的厚度例如是10~]000A并且优选是 日0A，巧薄W层（多个单原子W层）的成核层用作稍后CVD沉积厚体W的生长点。在该 ALD沉积W种晶层的过程中，由于控制了温度、原料气流量等，除了种晶层W自身压力较小之 夕F，还可W使得种晶层较为致密，阻挡了上方的厚W层向下传导张应变，可W有效减缓金属 栅极对于小尺寸NMOS沟道区垂直方向施加的应力，有利于提高沟道区载流子迁移率。
[0036] 随后，在W成核层上通过CVD法沉积W薄膜9。例如连续通入&与WFe，温度例如 在300~450°C，被&还原从而大量沉积在成核层上，形成最终所需的厚W薄膜层。在 本发明一个优选实施例中，厚的栅极接触层9的厚度优选大于等于种晶层厚度的6倍、并且 优选大于等于其厚度的12倍、并且最佳为8倍，由此权衡获得所需的应力类型和大小。在本 发明一个优选实施例中，采用ALD BzHe W+CVD W法制备W薄膜，通过如上调节工艺参数，获 得了 550±30MPa的张应力，明显小于单纯测焼或娃焼前驱物ALD法制备的W层的张应力， 并且同时缩小了与CVD法制备W层应力之间的差别，权衡了填充率与应力类型、大小，综合 评定而言保持了器件的可靠的高性能。
[0037] 由此可见，根据本发明一个优选实施例，采用ALD法先行沉积W薄膜，可W获得较 高的台阶覆盖率，从而使得上方沉积的厚W层避免出现孔洞。另一方面，通过CVD法沉积厚 W层可W相对于ALD法的W种晶层具备减小的应力，使得最终形成种晶层+厚W层的组合 垂直向下施加给沟道区的应力相比于纯CVD法并没有显著的提高，权衡了两种方法的优缺 点，提高了器件的整体性能。
[0038] 值得注意的是，虽然本发明一个优选实施例示出了采用W和其他若干材料作为栅 极接触层9,但是实际上成核层与栅极接触层的材质还可W采用包括选自册、Ru、Re、Mo、 Zr、W、Ir、Eu、NcU Er、La的金属及其组合，只要其ALD法成核层（前驱物为测焼与对应金属 的氣化物，当金属为上述选自Hf、Ru、Re、Mo、Z;r、W、I;r、Eu、Nd、E;r、La的金属及其组合，其对 应氣化物可W依照各自化学价而优选，例如RuFs、ReF,、WFe、MoFe、LaFs、ZrF4、HfFa等等，在此 不再一一列举）与CVD法厚金属层获得的栅极应力（垂直沟道方向）为较小的张应力（优 选小于eOOMPa)或者优选为压应力。
[0039] 具体地，在其他优选实施例的ALD法制备金属接触层的过程中，可W调整成膜工 艺参数（压力、温度等）和材料参数（材料类型、膜厚度）等获得所需不同的张应力大小，例 如ALD工艺温度为200~550°C并优选250~400摄氏度，交替通入测焼度2?)与金属氣化 物，沉积速率为2. gA/周期至4. 11/周期，最终沉积得到的成核层的厚度为5~1000 A ，最终可W得到的张应力从200MPa至SOOMPa并且优选200~eOOMPa。例如，本发明人发 现，总体而言，ALD测焼+金属氣化物制备第一薄金属层（成核层）W及CVD法沉积第二厚 金属层（栅极接触层）的工艺过程中，金属齡、2'、册、脚等上述材料的张应力比￥更小，例 如在400~SOOMPa之间；并且CVD法的第二金属层越厚/沉积时间越长，则张应力数值越 小，但是开口填充率下降，容易形成顶部堆积而留下空隙；ALD法测焼+金属氣化物制备的 第一金属层越厚，则底层越致密，应力越大。目前，出于材料自身成本、工艺复杂度涉及的成 本问题、W及开口填充率效果的综合考量，本发明的最优实施例为W材料及其对应的工艺。
[0040] 最后，如图8所示，采用CMP平坦化各个层，直至露出ILD6。后续可W刻蚀ILD形 成源漏接触孔并沉积金属完成接触互连。
[0041] 依照本发明的半导体器件制造方法，通过合理调整金属栅极沉积工艺，在保证金 属栅极填充率高的前提下减小金属栅极对于NMOS器件沟道区的张应力，有效提高了器件 载流子迁移率，提高了器件驱动性能。
[0042] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可W知晓无需 脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1. 一种半导体器件制造方法，包括： 步骤1，在NMOS器件中形成栅极开口； 步骤2,在栅极开口中沉积高K材料的栅极绝缘层W及金属材料的栅极导电层； 步骤3,在栅极开口中、栅极导电层上，采用ALD法沉积成核层； 步骤4,在栅极开口中、成核层上，采用CVD法沉积栅极接触层。2. 如权利要求1的方法，其中，NMOS器件为平面NMOS或者N型FinFET。3. 如权利要求1的方法，其中，步骤1进一步包括： 在衬底上形成伪栅极堆叠结构和栅极侧墙； 在栅极侧墙两侧衬底中形成源漏区和/或在衬底上形成抬升源漏区； 在NMOS器件上形成层间介质层； 选择性刻蚀去除伪栅极堆叠结构。4. 如权利要求3的方法，其中，去除伪栅极堆叠结构同时和/或之后，在栅极开口底部 形成界面层。5. 如权利要求1的方法，其中，栅极导电层包括盖层、电阻调节层、W及功函数调节层 的堆叠多层结构。6. 如权利要求5的方法，其中，盖层和/或功函数调节层的材质包括ΜχΝγ、MxSiyNz、 ΜχΑΙγΝζ、MaAlxSiyNz，其中Μ为选自Ta、Ti、Hf、Zr、Mo、W的一种金属或其组合；电阻调节层的 材质包括选自Co、Ni、Cu、A1、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、化、Nd、化、La的金属 单质、或送些金属的合金。7. 如权利要求1的方法，其中，成核层与栅极接触层的材质包括选自Hf、Ru、Re、Mo、Zr、 W、Ir、Eu、Nd、Er、La的金属及其组合。8. 如权利要求7的方法，其中，成核层与栅极接触层的材质为W;步骤3的ALD工艺的 前驱物为BzHe与WiV9. 如权利要求1的方法，其中，沉积成核层之前进一步包括，采用CVD工艺在栅极开口 中、栅极导电层上沉积单原子娃层。10. 如权利要求8的方法，其中，ALD工艺温度为250~35(TC，交替通入Β2&与WFe，沉 积速率为2,3A/周期至3.0A/周期，最终沉积得到的成核层的厚度为10~IGOOA。
【专利摘要】一种半导体器件制造方法，包括：步骤1，在NMOS器件中形成栅极开口；步骤2，在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层；步骤3，在栅极开口中、栅极导电层上，采用ALD法沉积成核层；步骤4，在栅极开口中、成核层上，采用CVD法沉积栅极接触层。依照本发明的半导体器件制造方法，通过合理调整金属栅极沉积工艺，在保证金属栅极填充率高的前提下减小金属栅极对于NMOS器件垂直于沟道区方向的张应力，有效避免了器件载流子迁移率的退化，提高了器件驱动性能。
【IPC分类】H01L21/336
【公开号】CN105405764
【申请号】CN201410360703
【发明人】王桂磊, 李俊峰, 赵超
【申请人】中国科学院微电子研究所
【公开日】2016年3月16日
【申请日】2014年7月25日