要指出的是，各个附图并未严格按 照比例绘制，仅用于说明各个部件之间的相对位置关系，而并非用于限定其绝对位置。
[002引参照图IA W及图1B，形成沿第一方向延伸的多个鶴片结构，其中第一方向为未来 器件沟道区延伸方向。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体娃 (Si)、单晶体错（Ge)、应变娃（Strained Si)、错娃（SiGe),或是化合物半导体材料，例如 氮化嫁（GaN)、神化嫁（GaAs)、磯化钢（InP)、錬化钢（In訊），W及碳基半导体例如石墨帰、 SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。光刻/刻蚀 衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽IG W及沟槽IG之间剩余的衬底1 材料所构成的鶴片1F。沟槽IG的深宽比优选地大于5:1。在鶴片IF之间的沟槽IG中通 过PECVD、皿PCVD、RTO (快速热氧化）、旋涂、FIowCVD等工艺沉积填充材质例如为氧化娃、 氮氧化娃、氨氧化娃、有机物等的绝缘隔离介质层，从而构成了浅沟槽隔离（STI) 2。
[0027] 参照图2A W及图2B，在鶴片IF上形成假栅极堆叠结构3/4 W及栅极侧墙5。在 晶片衬底上沉积假栅极绝缘层3和假栅极层4。通过LPCVD、阳CVD、皿PCVD、RTO、MBE、ALD、 M0CVD、蒸发、瓣射等常规方法，依次在衬底1上沉积假栅极绝缘层3和假栅极层4,使得假栅 极绝缘层3覆盖了 STI2的顶部、鶴片IF顶部和侧壁，假栅极层4覆盖假栅极绝缘层3。假 栅极绝缘层3厚度例如仅1~5nm并优选1~3nm，其材质例如是氧化娃。假栅极层4材质 例如是多晶娃、非晶娃、非晶错、非晶碳、SiGe、Si:C及其组合，其厚度例如为20~500皿。 此外，W上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸W及电学性能需求 而合理设定。随后，平坦化假栅极层4 W消除鶴片IF顶部处的突起，避免线条在后续刻蚀 过程中失真。例如，采用化学机械抛光（CM巧或者回刻（etch-back)技术，平坦化假栅极层 4,消除顶部的突起。之后，图案化假栅极层4和假栅极绝缘层3,形成假栅极堆叠。可W在 假栅极层4上涂覆光刻胶形成软掩模、或者沉积并刻蚀形成氮化娃等材质的硬掩模（均未 示出），W软/硬掩模为掩模，刻蚀假栅极层4和假栅极绝缘层3,形成沿第二方向延伸的假 栅极堆叠4/3。其中，刻蚀可W是湿法刻蚀，例如采用TMAH针对娃材质的假栅极层4、稀释 的缓释刻蚀剂（地O巧或者稀释氨氣酸（地巧针对氧化娃材质的假栅极绝缘层3 ;刻蚀也可 W是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀巧IE)，刻蚀气体可W是碳氣基气体、 氯基气体，并且可W增加氧气等氧化性气体W及惰性气体W调节刻蚀速率。接着，在假栅极 堆叠4/3沿第一方向的两侧形成栅极侧墙5。在假栅极堆叠上，通过LPCVD、PECVD、皿PCVD、 MOCVD、MBE、ALD等方法沉积氮化娃、非晶碳、DLC等材料及其组合，并采用湿法或者干法刻 蚀，形成栅极侧墙5。在本发明一个实施例中，刻蚀方法是RIE。
[002引参照图3A和图3B所示，在栅极侧墙5两侧形成源漏区1S/1D。例如，W栅极侧墙 5为掩模，刻蚀鶴片IF形成源漏沟槽（未示出），并在源漏沟槽中外延生长形成抬升的源漏 区IS与1D。在本发明一个实施例中，采用各向异性的刻蚀方法沿栅极侧墙5的两侧向下 刻蚀鶴片1F，直至抵达鶴片IF与衬底1之间的界面，也即STI2的顶部，形成具有垂直侧壁 的源漏区凹槽（未示出）。在本发明的其他实施例中，可W继续采用各向同性的刻蚀方法 横向刻蚀源漏区凹槽的垂直侧壁，在鶴片IF的顶部的侧面W及下方形成朝向沟道区凹进 的源漏区凹槽，优选地互相穿通从而使得鶴片IF的顶部部分地或者完全与衬底1分离，从 而提供良好绝缘隔离。横向凹进的源漏区凹槽的截面形状依照需要可W是2形（多段折 线构成）、梯形、倒梯形、H角形、D形（曲面的一半，曲面例如为圆球面、楠圆球面、双曲面、 马鞍面等等）、C形（曲面的大部分，超过曲面的一半，其中曲面例如为圆球面、楠圆球面、 双曲面、马鞍面等等）、矩形等。在上述形成的垂直或者具有凹进部分的源漏沟槽中，通过 UHVCVD、M0CVD、ALD、MBE、常压外延等外延生长工艺，在上述源漏凹槽中外延生长了嵌入式 的源漏区IS和1D，源漏区1S/1D之间（沿第一方向）的鶴片IF的顶部稍后将用于制造器 件的例如Ge材料的沟道区。源漏区1S/1D的材质优选与Ge材料具有不同晶格常数的材料。 对于PMOS而言，源漏区1S/1D可W是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区施加 压应力，提高空穴迁移率；而对于NMOS而言，源漏区1S/1D可W是Si:C、Si:H、SiGe:C、Si 等及其组合，从而向沟道区施加张应力，提高电子迁移率。其中，如图2B所示，源漏区IS/ID 顶部高于鶴片IF的沟道区（因此构成提升源漏，可W有效降低接触电阻）并且低于假栅极 层4的顶部，送种配置仅出于示意目的，因此顶部高度差可W任意设定。优选地，在外延生 长源漏区的同时可W进行原位渗杂，W改变源漏区导电类型和浓度。此外，可W在外延生长 之后进行源漏离子注入。渗杂方法为外延之后的离子注入、多角度离子注入，等离子体渗 杂，分子层或者原子层沉积渗杂。渗杂深度可W是包覆源漏鶴片的表面渗杂，也可W是体渗 杂。依照MOS阳T类型而调整源漏区的导电类型，例如对于NMOS而言渗杂磯P、神As、錬訊 等，对于PMOS而言渗杂测B、铅A1、嫁Ga、钢In等。随后可W退火W激活上述各种渗杂剂。 优选地，在源漏区顶部形成金属娃化物W降低源漏接触电阻。
[0029] 参照图4A和图4B，在晶片衬底上形成层间介质层（ILD) 6 W及栅极沟槽6G。ILD6 的材质例如是氧化娃、氮氧化娃或低k材料，低k材料包括但不限于有机低k材料（例如含 芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶测氮薄膜、氣 娃玻璃、BSG、PSG、BPSG)、多孔低k材料（例如二娃H氧焼（SS曲基多孔低k材料、多孔二 氧化娃、多孔SiOCH、渗C二氧化娃、渗F多孔无定形碳、多孔金刚石、多孔有机聚合物），形 成方法包括旋涂、喷涂、丝网印刷、CVD沉积等方法。采用刻蚀工艺去除假栅极堆叠4/3,在 ILD6中留下栅极沟槽6G。其中，刻蚀可W是湿法刻蚀，例如采用TMAH针对娃材质的假栅极 层4、稀释的缓释刻蚀剂（地犯）或者稀释氨氣酸（地巧针对氧化娃材质的假栅极绝缘层3 ; 刻蚀也可W是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀巧IE)，刻蚀气体可W是碳 氣基气体、氯基气体，并且可W增加氧气等氧化性气体W及惰性气体W调节刻蚀速率。在图 4所示刻蚀过程中，由于栅极侧墙5的保护，形成的栅极沟槽6G具有垂直侧壁，并且沟槽6G 的尺寸与栅极侧墙5的间距相等。
[0030] 参照图5A和图5B，通过栅极沟槽6G，进一步刻蚀去除鶴片结构IF的一部分，使得 剩余的鶴片结构IF的顶部低于STI2的顶部。针对鶴片IF的材质，可W选用湿法或者干法 刻蚀。对于娃材质的鶴片IF而言，可W选用TMAH、K0H湿法腐蚀，并调节温度和浓度，使得各 向异性刻蚀形成深宽比（AR)大于等于3:1的沟槽2T。也可W采用碳氣基、氯基气体等离子 体干法刻蚀，调整刻蚀气体比例使得各向异性刻蚀形成沟槽2T。优选地，沟槽2T底部距离 STI2顶部的距离至少为10~200nm并优选15~50nm。在本发明另一个实施例中，可W进 一步延长刻蚀时间或加大刻蚀速率，使得沟槽2T深入衬底1中（未示出），W便于通过长距 离的晶格生长减少错位而增强外延生长的质量。在本发明另一个实施例中，可W在各向异 性刻蚀形成