具有垂直侧壁的沟槽2T之后，采用短时间、慢速率的各向同性刻蚀，在沟槽2T 底部形成具有倾斜侧壁的凹陷（未示出），通过控制该凹陷的生长晶面（例如TMAH腐蚀形 成的（111)晶面），将用于构成稍后外延生长的成核层所在区域，由此通过沿特定晶面生长 排列而减小位错缺陷的密度，提高外延生长质量。优选的，在各向异性刻蚀形成具有垂直侧 壁的沟槽2T之后，调整刻蚀工艺参数，例如调整碳氣基刻蚀气体中碳氣比从而增大侧向刻 蚀速率，在沟槽2T沿第一方向的两侧形成凹陷2R而突入栅极侧墙5下方。如图5B所示， 栅极侧墙5下方的Si鶴片IF至少被部分去除，从而增大了沟槽（2T+2R)的沿第一方向的 横向宽度，并且使得直接暴露了源漏区1S/1D。
[0031] 参照图6A和图6B，在剩余的鶴片结构IF顶部（或者衬底1顶部）、沟槽2T和凹 陷2R中外延生长沟道层1C。优选地，先采用阳CVD、皿PCVD、M0CVD、U肥VD、MBE、ALD等工 艺，在沟槽2T和凹陷2R( W及沟槽2T底部可能存在的凹陷）中外延生长而形成缓冲层1B， 其用于调整鶴片结构IF和/或衬底1与顶部沟道层IC之间的晶格失配。当沟道层IC采 用Ge材料时，缓冲层IB材料可W为SiGe、SiGeC等；当沟道层IC采用表1所列的其他高 迁移率材料，或者未列出的例如选自Ge、GaAs、InP、Ga訊、InAs、In訊、SiGe、Si : C、SiGe: C、 应变娃（Strained-Si)、GeSn、GeSiSn等及其组合时，缓冲层IB的材料可W为晶格常数介 于鶴片结构IF与沟道层IC之间的材料，例如GeSiSn作为Si与GeSn材料之间的缓冲层。 优选地，缓冲层IB的顶部与STI2的顶部齐平或者略低于STI2的顶部（高度差小于等于 IOnm)。随后，采用类似于缓冲层IB的工艺方法，进一步在缓冲层IB顶部外延生长沟道层 1C。虽然图中所示层IC为单层，但是实际上可W依照晶格匹配需要沉积多个高迁移率层， 例如Si-SiGe-SiGe:C、Si-SiGe-GaAs-InAs、Si-SiGe-GeSn等等。如图她所示，沟道层IC的顶部优选地与栅极侧墙5底部齐平，沟道层IC的沿第一方向的长度优选地与栅极侧墙5 之间间距相等或者略大（例如超过间距10皿~50nm)，并且缓冲层IB包围了沟道层IC的 侧面和底面，从而使得缓冲层IB完全接触源漏区1S/1D的侧面，如此可W通过全方位包围 的缓冲层IB减小了直接在STI2之间外延生长沟道层IC带来的界面缺陷。优选地，形成沟 道层IC之后，采用化学氧化方法（例如在含有IOppm莫氧的去离子水中浸泡20s)W生成 极薄的氧化物构成的界面层（未示出），W便减小沟道区与稍后形成的高k材料的栅极绝缘 层之间的界面缺陷。
[0032] 参照图7A和图7B，在栅极沟槽中形成栅极堆叠。在栅极沟槽中依次沉积高k材 料的栅极绝缘层8W及金属/金属合金/金属氮化物材料的栅极导电层9,构成栅极堆叠 结构。之后，可W采用现有工艺完成器件制造，例如包括；CMP平坦化栅极堆叠结构直至暴 露ILD6 ;在ILD6中刻蚀源漏接触孔（未示出）直达源漏区1S/1D，在源漏接触孔中沉积金 属氮化物的阻挡层W及金属材料的导电层，形成源漏接触塞（未示出）。
[0033] 最后形成的器件结构的立体图如图7A和7B所示，包括：衬底上沿第一方向延伸的 多个鶴片，沿第二方向延伸（与第一方向相交并且优选地垂直）并且跨越了每个鶴片的栅 极，位于栅极两侧的鶴片上的源漏区W及栅极侧墙，其中，鶴片由衬底上的缓冲层与缓冲层 上的高迁移率材料的沟道层构成，缓冲层包围了沟道层的侧面和底面。上述送些结构的材 料和几何形状已在方法描述中详述，因此在此不再赏述。
[0034] 依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度 和横向宽度，能在所需的鶴片结构上自对准的局域地形成高载流子迁移率的沟道，从而有 效提高鶴片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
[0035] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可W知晓无需 脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1. 一种半导体器件制造方法，包括： 刻蚀衬底，在衬底上形成沿第一方向延伸的多个鳍片； 在多个鳍片之间填充绝缘材料形成浅沟槽隔离； 在鳍片上形成沿第二方向延伸的假栅极堆叠结构； 在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区； 去除假栅极堆叠结构，形成栅极沟槽； 通过栅极沟槽，进一步刻蚀鳍片，在鳍片和/或衬底中形成沟道区沟槽，其中沟道区沟 槽沿第一方向的宽度大于等于栅极侧墙的间距； 在沟道区沟槽中依次外延生长形成缓冲层和沟道层，直至与栅极沟槽底部齐平； 在栅极沟槽中形成栅极堆叠结构。2. 如权利要求1的方法，其中，沟道层和/或缓冲层的材料选择Ge、GaAs、InP、GaSb、 InAs、InSb、SiGe、Si:C、SiGe:C、应变娃（Strained-Si)、GeSn、GeSiSn的任意一种及其组 合。3. 如权利要求1的方法，其中，形成栅极侧墙和源漏区的步骤进一步包括： 以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽； 在源漏沟槽中外延生长形成抬升源漏区。4. 如权利要求1的方法，其中，形成沟道区沟槽的步骤进一步包括： 刻蚀鳍片，直至低于浅沟槽隔离的顶部；或者 刻蚀鳍片，直至深入衬底中，在衬底中形成凹陷。5. 如权利要求1的方法，其中，刻蚀形成沟道区沟槽时，增大侧向刻蚀速率，至少部分 地去除了栅极侧墙下方的鳍片结构。6. 如权利要求1的方法，其中，进一步刻蚀鳍片和衬底，在沟道区沟槽底部形成凹陷。7. -种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且 跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由缓冲 层以及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和底面。8. 如权利要求7的半导体器件，其中，沟道层和/或缓冲层的材料选自Ge、GaAs、InP、 GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变娃（Strained-Si)、GeSn、GeSiSn的任意一种及 其组合。9. 如权利要求7的半导体器件，其中，缓冲层的底部深入衬底中。10. 如权利要求7的半导体器件，其中，缓冲层接触并且完全覆盖源漏区的沿第一方向 的侧面。
【专利摘要】本发明公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由缓冲层以及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和底面。依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度和横向宽度，能在所需的鳍片结构上自对准的局域地形成高载流子迁移率的沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
【IPC分类】H01L29/41, H01L29/78, H01L21/336
【公开号】CN105405881
【申请号】CN201410412656
【发明人】殷华湘, 秦长亮, 王桂磊, 朱慧珑
【申请人】中国科学院微电子研究所
【公开日】2016年3月16日
【申请日】2014年8月20日