扇出晶圆级芯片封装结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体封装制作过程，尤其涉及一种扇出晶圆级芯片封装结构及其制造方法。
【背景技术】
[0002]随着可携式与穿戴式电子产品的发展，开发具有高效能、体积小、高速度、高质量及多功能性的产品成为趋势。为了使消费型电子产品的外形尺寸朝向微型化发展，晶圆级芯片尺寸封装(Wafer Level Chip Scale Package, WLCSP)制作过程成为在进行芯片封装时经常采用的技术手段。
[0003]晶圆级芯片尺寸封装制作过程与先前的技术最大的不同点在于，晶圆级芯片尺寸封装制作过程是直接在晶圆上进行封装制作过程，且一并对集成电路芯片(IC芯片)完成封装，而非先切割晶圆后，再个别对IC芯片进行组装。进行晶圆级芯片尺寸封装制作过程后，成品的尺寸完全等同或稍微大于芯片尺寸。然而，晶圆级芯片尺寸封装制作过程却限制了线路布局(layout)扇出(Fan-Out)的可变性。因此，现今业界亦发展出扇出晶圆级封装(Fan-Out WLP)制作过程，以提供更多样与弹性的布线样式，让电路板表面粘着作业较简单，提尚良率。
[0004]在专利号为:US7759163的美国申请中，公开一种半导体模块制造方法。首先提供两颗以上放置于载体上的半导体芯片，再覆盖模塑材料以形成模封体。接着，需减薄模封体直到暴露出半导体芯片，再将半导体芯片与载体分离。然而，先成形模塑体再进行减薄，容易在半导体芯片表面留下残胶。并且，若半导体芯片的高度不一致，在薄化模封体时，有可能对半导体芯片表面造成损伤。另外，利用钻孔技术在模塑体中开出通道，然后填入导电材料，将半导体芯片的背面电极引导至主动面，制作过程太复杂。
【发明内容】
[0005]本发明所要解决的技术问题在于，针对现有技术的不足提供一种扇出晶圆级芯片封装结构及其制造方法，其借助于导电盖体来封装倒置于承载板上的芯片，可免去后续对模塑体进行减薄的制作过程。此外，在本发明提供的封装结构中，多个芯片可借助于导电盖体配合线路连接层电性连接。
[0006]本发明所要解决的技术问题是通过如下技术方案实现的:
[0007]—种芯片封装结构的制造方法，包括下列步骤；首先，提供一承载板，承载板具有承载面，承载面上形成有可剥离胶层；设置多个芯片于该可剥离胶层上，其中每一芯片具有一主动面及一背面，这些芯片的主动面贴附于可剥离胶层上；涂布接合胶于芯片的背面；提供导电盖体，导电盖体具有底板及位于底板上的多个分隔板，这些分隔板形成多个容置区；贴附导电盖体于承载面上以罩覆这些芯片，其中这些芯片分别位于容置区中并以分隔板相互间隔；接着，注入模封胶体于导电盖体内，以填充分隔板与芯片之间的间隙；执行一固化制作过程，以形成模塑体；分离模塑体与承载板，其中各芯片的主动面位于模塑体的第一表面；形成线路连接层于模塑体的第一表面以连接这些芯片；之后，执行一切割步骤，以将模塑体分离为多个封装结构，其中各封装结构具有由导电盖体切割所形成的导电架与由线路连接层切割所形成的线路层。
[0008]本发明提供一种封装结构，适用于一电压转换电路，包括一导电架、一第一功率晶体管、一第二功率晶体管及一线路层；导电架具有底部与第一分隔板以形成第一容置区与第二容置区，第一分隔板位于第一容置区与第二容置区之间，而底部分为相互绝缘的第一导电区与第二导电区，其中第一分隔板与第二导电区电性连接；第一功率晶体管封装于第一容置区中，且第一功率晶体管的漏极电性连接至第一导电区；第二功率晶体管封装于第二容置区中，且第二功率晶体管的漏极电性连接至第二导电区；线路层电性连接第一功率晶体管的第一主动面与第二功率晶体管的第二主动面，其中第一分隔板的端面、第一功率晶体管的第一主动面与第二功率晶体管的第二主动面共平面，第一功率晶体管的源极经由第一分隔板与第二导电区电性连接至第二功率晶体管的漏极。
[0009]本发明还提供一种封装结构，适用于一电压转换电路，所述封装结构包括:一导电架，具有一底部与一第一分隔板以形成一第一容置区与一第二容置区，该第一分隔板位于该第一容置区与该第二容置区之间，该底部分为相互绝缘的一第一导电区与一第二导电区，其中该第一分隔板与该第二导电区电性连接；一第一功率晶体管，封装于该第一容置区中，该第一功率晶体管的漏极电性连接至该第一导电区；一控制芯片，封装于该第一容置区中，该控制芯片电性绝缘于该第一导电区；一第二功率晶体管，封装于该第二容置区中，该第一功率晶体管的漏极电性连接至该第二导电区；以及一线路层，形成于该控制芯片、该第一功率晶体管的一第一主动面与该第二功率晶体管的一第二主动面上以电性连接该控制芯片、该第一功率晶体管与该第二功率晶体管；其中，该第一分隔板的端面、该第一功率晶体管的第一主动面与该第二功率晶体管的第二主动面共平面，该第一分隔板位于该第一功率晶体管与该第二功率晶体管之间，该第一功率晶体管的源极经由该第一分隔板与该第二导电区电性连接至该第二功率晶体管的漏极。
[0010]在本发明实施例所提供的芯片封装结构的制造方法中，利用导电盖体罩覆芯片后，再将模封胶体注入芯片与导电盖体之间的间隙并进行固化，可控制封装结构的尺寸，因此不需要再对模塑体进行减薄。另外，在对模塑体执行切割步骤时，可借助于改变切割的位置与切割深度来形成不同的封装结构。
[0011]为了能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
【附图说明】
[0012]图1为本发明实施例的扇出晶圆级芯片封装结构的制造方法的流程图；
[0013]图2为本发明实施例的承载板的局部剖面示意图；
[0014]图3A为本发明实施例的芯片封装结构在图1的步骤SlOl中的俯视示意图；
[0015]图3B为图3A沿H-H剖面线的剖面示意图；
[0016]图4为本发明实施例的封装结构在图1的步骤中的局部剖面示意图；
[0017]图5A为本发明实施例的封装结构在图1的步骤中的俯视示意图；
[0018]图5B为图5A沿1-1剖面线的剖面示意图；
[0019]图5C为本发明实施例的封装结构在图1的步骤中的局部剖面示意图；
[0020]图6为本发明实施例的封装结构在图1的步骤中的局部剖面示意图；
[0021]图7为本发明实施例的封装结构在图1的步骤中的局部剖面示意图；
[0022]图8为本发明实施例的封装结构在形成线路连接层前的步骤中的局部剖面示意图；
[0023]图9为本发明实施例的封装结构在形成线路连接层前的步骤中的局部剖面示意图；
[0024]图10为本发明实施例的封装结构在形成线路连接层的步骤中的局部剖面示意图；
[0025]图11为本发明实施例的封装结构在形成线路连接层的步骤中的局部剖面示意图；
[0026]图12A为本发明实施例的封装结构在图1的步骤中的俯视示意图；
[0027]图12B为本发明实施例的芯片封装结构在图1的步骤S109切割前的局部剖面意图；
[0028]图13为本发明其中一实施例的封装结构的在图1的步骤S109切割后的剖面示意图；
[0029]图14A为本发明实施例的封装结构应用于电路中的示意图；
[0030]图14B为本发明实施例的封装结构的俯视示意图；
[0031]图15A为本发明另一实施例的封装结构应用于电路中的示意图；
[0032]图15B为本发明另一实施例的封装结构的俯视示意图；
[0033]图16A为本发明实施例的封装结构应用于电路中的示意图；
[0034]图16B为本发明实施例的封装结构的俯视示意图；
[0035]图17A为本发明另一实施例的封装结构在图1的步骤中的俯视示意图；
[0036]图17B为本发明另一实施例的封装结构的俯视示意图；
[0037]图18A为本发明又一实施例的封装结构在图1的步骤中的俯视示意图；
[0038]图18B为本发明又一实施例的封装结构的俯视示意图。
[0039]【附图标记说明】
[0040]承载板I
[0041]承载面Ia
[0042]可剥离胶层 2
[0043]第一芯片 3
[0044]第一主动面 3a
[0045]第二主动面 4a
[0046]第一背面 3b
[0047]第