半导体装置及其制造方法
【技术领域】
[0001]本发明涉及一种半导体装置，特别地，涉及在电力用半导体装置中，接合电极和流过主电流的引出电极之间的接触构造的改善。
【背景技术】
[0002]从地球环境保护的角度出发，为了高效地利用能量，寻求电力系统的小型化和高输出化，对搭载在电力系统中的电力用半导体装置(功率器件)要求增加电流密度。并且，与电流密度的增加相伴，寻求散热性能的提高、以及电极接合部的低电阻化。
[0003]为了实现上述目的，在功率器件、特别是主电流在与半导体衬底主面垂直的方向上流动的纵向型功率器件中，如下构造正在得到标准化，2个主电极分别与引出电极连接，并且在引出电极上具有接合电极。通过这些接合电极，纵向型功率器件的2个主面分别与引线框及散热器直接接合，因此能够实现散热性能的提高、和电极接合部的低电阻化。
[0004]作为形成这些接合电极的方法之一，使用镀敷法，但在MOSFET (MOS field effecttransistor)及 IGBT(insulated gate bipolar transistor)等功率器件中，在具有MOS (Metal Oxide Semiconductor)构造的主面处，由于基底的台阶大，另外，对引出电极进行层叠的工艺的金属膜的覆盖率差，因此在引出电极局部地产生膜厚较薄的部位、即发生“薄化”，或者表面台阶变大。
[0005]如果在上述引出电极通过镀敷法而形成接合电极，则由于镀敷处理的药液，引出电极消失，破坏基底的MOS构造，或者在接合电极的内部不析出金属膜而残留有镀敷液，使接合的可靠性降低。
[0006]鉴于上述问题，例如在专利文献I中公开了下述技术，即，通过无电解镀敷法，形成均匀膜厚的Ni镀敷膜。
[0007]专利文献1:日本特开2008 - 28079号公报
[0008]在专利文献I中，公开了在减小供Ni镀敷膜生长的基底膜的晶粒，使基底膜具有特定的结晶方向的基础上形成Ni镀敷膜的技术，但是在供Ni镀敷膜生长的基底膜的表面，例如如图1所示，虽然轻微但残留有台阶，在该基底膜的残留台阶的程度大的情况下，可以想到该基底膜的膜厚还是会变得不均匀。
【发明内容】
[0009]本发明就是为了解决上述问题而提出的，其目的在于提供一种半导体装置，该半导体装置通过形成均匀膜厚的镀敷膜，从而能够提高电极接合部的可靠性。
[0010]本发明所涉及的半导体装置具有:半导体衬底；沟槽栅极电极，其从所述半导体衬底的一个主面到达所述半导体衬底内，俯视观察形状为条带状，彼此隔着间隔排列而设置多个；栅极绝缘膜，其设置于所述沟槽栅极电极的表面；第I杂质层，其设置于所述半导体衬底的上层部；第2杂质层，其选择性地设置于所述第I杂质层的表面内，与所述栅极绝缘膜接触；俯视观察形状为条带状的层间绝缘膜，其以覆盖所述沟槽栅极电极的上部及所述第2杂质层的上部的方式设置，在所述半导体衬底上凸出；平坦化填埋膜，其为金属，以对在所述半导体衬底上凸出的所述层间绝缘膜间进行填埋的方式设置，其顶面已被平坦化；引出电极，其设置于所述平坦化填埋膜上；以及接合电极，其设置于所述引出电极上。
[0011]发明的效果
[0012]由于具有平坦化填埋膜，因此能够得到抑制第I引出电极的“薄化”、成为均匀的膜厚、提高了电极接合部的可靠性的半导体装置，其中，该平坦化填埋膜为金属，以对在半导体衬底上凸出的前述层间绝缘膜间进行填埋的方式而设置，其顶面已被平坦化。
【附图说明】
[0013]图1是表示实施方式所涉及的沟槽栅极型MOS晶体管的局部构造的斜视图。
[0014]图2是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0015]图3是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0016]图4是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0017]图5是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0018]图6是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0019]图7是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0020]图8是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0021]图9是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0022]图10是表示实施方式所涉及的沟槽栅极型MOS晶体管的制造工序的斜视图。
[0023]图11是表示将实施方式所涉及的沟槽栅极型MOS晶体管组装于半导体装置模块中的状态的图。
[0024]图12是表示沟槽栅极型MOS晶体管的局部构造的剖视图。
[0025]图13是表示形成了引出电极的阶段的剖视图。
[0026]图14是表示对引出电极进行了蚀刻的阶段的剖视图。
[0027]图15是表示在引出电极已消失的状态下，通过镀敷法而形成了接合电极及防氧化膜的状态的剖视图。
[0028]图16是表示经由接合电极，将引出电极局部地消失的状态下的半导体装置组装于半导体装置模块中的状态的剖视图。
[0029]标号的说明
[0030]1、17防氧化膜，2、16接合电极，3、15引出电极，4接触层间绝缘膜，5阻挡金属，10沟槽栅极电极，11栅极氧化膜，12半导体衬底，30平坦化填埋膜。
【具体实施方式】
[0031]< 前言 >
[0032]在说明本发明所涉及的实施方式之前，对通常的纵向型功率器件中的形成引出电极时的问题进行说明。
[0033]图12是表示沟槽栅极型MOS晶体管的局部构造的剖视图。此外，将该MOS晶体管作为N沟道型MOS晶体管进行说明。如图12所示，在N型半导体衬底12的一个主面(上主面)侧设置有P型杂质层7 (体区域)，在杂质层7的表面内选择性地设置有P型杂质层8 (接触区域)。并且，以贯通杂质层8及杂质层7而到达半导体衬底12内的方式，设置有多个沟槽栅极电极10。
[0034]沟槽栅极电极10的表面被栅极氧化膜11 (栅极绝缘膜)覆盖，在栅极氧化膜11的外侧设置有N型杂质层6 (源极区域)。杂质层6以贯通杂质层8而成为到达杂质层7内部的深度的方式设置，与沟槽栅极电极10侧面的栅极氧化膜11接触。
[0035]并且，以覆盖沟槽栅极电极10的上部及杂质层6的上部、杂质层6与杂质层8接触的区域的上部的方式设置有接触层间绝缘膜4，以覆盖接触层间绝缘膜4及杂质层8的表面的方式设置有阻挡金属5。
[0036]并且，以覆盖阻挡金属5上整个面的方式设置有引出电极(ContactElectrode) 3，以覆盖引出电极3上的整个面或者一部分的方式设置有接合电极(Junct1nElectrode) 2,以覆盖接合电极2上整个面的方式设置有防氧化膜I。引出电极3及接合电极2构成主电极，但也可以仅由引出电极3构成主电极。
[0037]另外，在半导体衬底12的另一个主面(下主面)上设置有金属膜151，在金属膜151上整个面设置有金属膜152，形成有多层的引出电极15。并且，在金属膜152上整个面设置有接合电极16，在接合电极16上整个面设置有防氧化膜17。引出电极15及接合电极16构成主电极，但也可以仅由引出电极15构成主电极。
[0038]在这里，防氧化膜I及17由金(Au)、银(Ag)、钯(Pd)、以及钛(Ti)中的任意者或者它们的层叠膜形成，接合电极2及16由镍(Ni)或铜(Cu)形成，引出电极3由铝(Al)、AlSi, AlSiCu及AlCu中的任意者形成，接触层间绝缘