一种硅通孔结构及其制作方法
【专利摘要】本发明提供一种硅通孔结构及其制作方法，包括：提供半导体衬底，在半导体衬底上形成有器件，以及覆盖器件的层间介电层；在层间介电层上形成具有第一开口的第一掩膜层；以第一掩膜层为掩膜对层间介电层进行刻蚀直到暴露半导体衬底的表面，以形成第二开口；回蚀刻第二开口内的层间介电层的侧壁；在第二开口内的层间介电层的侧壁上形成具有开口的第二掩膜层；形成覆盖第二掩膜层内的开口暴露的半导体衬底表面的银层；对银层下方的半导体衬底进行湿法刻蚀，以形成通孔；去除银层和第一掩膜层；形成金属层填充通孔。通过本发明的方法，提高对半导体衬底的刻蚀效率，形成了具有光滑侧壁的通孔，改善了硅通孔结构的RC延迟特性。
【专利说明】
-种括通孔结构及其制作方法
技术领域
[0001] 本发明设及半导体技术领域，具体而言设及一种娃通孔结构及其制作方法。
【背景技术】
[0002] 目前在3D IC技术和2.抓娃中介层技术中大都采用娃通孔灯虹OU曲Silicon Via, TSV)，娃通孔技术是用于将不同忍片封装在一起的一种新型封装技术，其通过制作贯 穿衬底的、其中填充有导电材料的通孔，然后将多个忍片或晶圆堆叠在一起，利用通孔来实 现忍片之间的电连接。TSV能够使忍片在S维方向堆叠的密度最大，外形尺寸最小，并且大 大改善忍片速度和低功耗的性能。
[0003] 传统的娃通孔的制作方法往往是通过对娃衬底进行刻蚀或激光钻孔的方式形成 微通孔，再进行金属层的填充。然而采用刻蚀或者激光钻孔方法获得的微通孔的侧壁粗糖， 尤其是位于微通孔顶部靠近掩膜层的侧壁，如图1所示。上述问题的存在，导致娃通孔的RC 延迟增大，进而影响器件的性能。
[0004] 因此，为了解决上述技术问题，有必要提出一种新的制造方法。
【发明内容】
阳〇化]在
【发明内容】
部分中引入了一系列简化形式的概念，运将在【具体实施方式】部分中进 一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006] 为了克服目前存在问题，本发明提供一种娃通孔结构的制作方法，包括：
[0007] 提供半导体衬底，在所述半导体衬底上形成有器件，W及覆盖所述器件的层间介 电层；
[0008] 在所述层间介电层上形成具有第一开口的第一掩膜层；
[0009] W所述第一掩膜层为掩膜对所述层间介电层进行刻蚀直到暴露所述半导体衬底 的表面，W形成第二开口；
[0010] 回蚀刻所述第二开口内的层间介电层的侧壁，W使所述第二开口的尺寸大于所述 第一开口的尺寸；
[0011] 在所述第二开口内的层间介电层的侧壁上形成具有开口的第二掩膜层，其中，所 述第二掩膜层内的开口对应所述第一掩膜层内的第一开口，并暴露所述半导体衬底的表 面；
[0012] 形成覆盖所述第二掩膜层内的开口暴露的所述半导体衬底表面的银层；
[0013] 对所述银层下方的半导体衬底进行湿法刻蚀，W形成通孔；
[0014] 去除所述银层和第一掩膜层；
[0015] 形成金属层填充所述通孔。
[0016] 进一步，回蚀刻所述第二开口内的层间介电层之后，形成所述具有开口的第二掩 膜层的步骤包括：
[0017] 沉积第二掩膜层材料填充所述层间介电层内的第二开口；
[0018] W所述具有第一开口的第一掩膜层为掩膜，蚀刻所述第二掩膜层材料，直到暴露 所述半导体衬底的表面。
[0019] 进一步，所述回蚀刻具有所述层间介电层对所述第一掩膜层和所述半导体衬底的 高蚀刻选择比。
[0020] 进一步，所述回蚀刻的厚度为1OA~500A。
[0021] 进一步，所述第二掩膜层的材料选自氮化娃、氮碳化娃和氮氧化娃中的一种或几 种。
[0022] 进一步，采用化学气相沉积法或原子层沉积法形成所述第二掩膜层。
[0023] 进一步，所述银层的厚度范围为20 A~200A。
[0024] 进一步，所述湿法刻蚀采用包括氨氣酸和双氧水的水溶液作为反应溶液。 阳0巧]进一步，所述金属层的材料为银金属。
[00%] 本发明还提供一种采用前述述的方法制作的娃通孔结构。
[0027] 综上所述，通过本发明的制作方法，利用银层作为催化剂，提高对半导体衬底的刻 蚀效率，形成了具有光滑侧壁的通孔，避免了现有技术中刻蚀所造成的通孔侧壁顶部粗糖 问题的出现，改善了娃通孔结构的RC延迟特性，进而提高了器件的性能。另外，本发明的制 作方法简单易操作，刻蚀效率高。
【附图说明】
[0028] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0029] 附图中：
[0030] 图1为根据现有的方法形成娃通孔的通孔的扫描电镜图；
[0031] 图2A-2F为根据本发明示例性实施例的步骤依次实施所获得器件的剖面示意图；
[0032] 图3为根据本发明示例性实施例中方法依次实施的步骤的流程图。
【具体实施方式】
[0033] 在下文的描述中，给出了大量具体的细节W便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可W无需一个或多个运些细节而得W 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0034] 应当理解的是，本发明能够W不同形式实施，而不应当解释为局限于运里提出的 实施例。相反地，提供运些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸W及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0035] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"禪合到"其 它元件或层时，其可W直接地在其它元件或层上、与之相邻、连接或禪合到其它元件或层， 或者可W存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接禪合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第=等描述各种元件、部件、区、层和/或部分，运些元件、部件、区、 层和/或部分不应当被运些术语限制。运些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0036] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在运里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向W外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可W另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0037] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[003引为了彻底理解本发明，将在下列的描述中提出详细的步骤，W便阐释本发明提出 的技术方案。本发明的较佳实施例详细描述如下，然而除了运些详细描述外，本发明还可W 具有其他实施方式。
[0039] 示例性实施例
[0040] 下面，参照图2A-2F和图3来描述根据本发明示例性实施例的方法依次实施的详 细步骤。
[0041] 执行步骤301，提供半导体衬底，在所述半导体衬底上形成有器件，W及覆盖所述 器件的层间介电层。
[0042] 如图2A所示，所述半导体衬底200可W是W下所提到的材料中的至少一种：娃、 绝缘体上娃（SOI)、绝缘体上层叠娃（SSOI)、绝缘体上层叠错化娃（S-SiGeOI)、绝缘体上错 化娃（SiGeOI) W及绝缘体上错（GeOI)等。半导体衬底200上可W被定义有源区。在半导 体衬底200中形成隔离结构201，所述隔离结构为浅沟槽隔离（STI)结构或者局部氧化娃 (LOCO巧隔离结构。
[0043] 在所述半导体衬底200上形成有器件202,所述器件202可包括多个单独的电路元 件，例如：晶体管、二极管、电阻器、电容器、电感器等；也可W是通过多种集成电路制作工 艺形成的其他有源和无源半导体器件。图2A中W所述器件202为晶体管为例进行说明，其 在此并不限制本发明的保护范围。
[0044] 所述层间介电层203形成在半导体衬底200上，覆盖所述器件202, W使得器件 202与后续形成的互连结构隔离。所述层间介电层203可W是单层或多层结构，其具体地可 为氧化娃层，包括利用热化学气相沉积（thermal CVD)制造工艺或高密度等离子体（皿巧 制造工艺形成的有渗杂或未渗杂的氧化娃的材料层，例如未经渗杂的娃玻璃扣SG)、憐娃玻 璃（PSG)或棚憐娃玻璃度PSG)。此外，层间介电层203也可W是渗杂棚或渗杂憐的自旋涂 布式玻璃（spin-on-glass，SOG)、渗杂憐的四乙氧基硅烷（PTEO巧或渗杂棚的四乙氧基娃 烧度TEOS)。
[0045] 执行步骤302,在所述层间介电层上形成具有第一开口的第一掩膜层；W所述第 一掩膜层为掩膜对所述层间介电层进行刻蚀直到暴露所述半导体衬底的表面，W形成第二 开口。
[0046] 参考图2A，所述第一掩膜层204通常可W包括数种掩膜材料的任何一种，包括但 不限于：硬掩膜材料和光刻胶掩膜材料。较佳地，所述第一掩膜层为硬掩膜材料。所述硬掩 膜材料可W选自SiCN、SiN、SiC、SiOF、SiON等材料中的一种或几种。
[0047] 示例性地，采用光刻工艺在所述第一掩膜层204中形成第一开口，所述开口定义 预定形成的娃通孔的图案。
[0048] W所述第一掩膜层204为掩膜对所述层间介电层203进行刻蚀直到暴露所述半导 体衬底200的表面，W形成第二开口。既可W采用干法刻蚀也可W采用湿法刻蚀方法进行 对层间介电层203的刻蚀。干法刻蚀能够采用基于氣化碳气体的各向异性蚀刻法。湿法刻 蚀能够采用氨氣酸溶液，例如缓冲氧化物蚀刻剂化Uffer oxide etchant度OE))或氨氣酸 缓冲溶液化uffer solution of hy化ofIuoric acid度HF))。
[0049] 执行步骤303,回蚀刻所述第二开口内的层间介电层的侧壁，W使所述第二开口的 尺寸大于所述第一开口的尺寸。
[0050] 参考图2B，回蚀刻所述第二开口内的层间介电层203的侧壁，W使所述第二开口 的尺寸大于所述第一开口的尺寸。示例性地，所述回蚀刻的厚度为IOA~500A，但并不 局限于上述厚度，还可根据实际工艺进行适当调整。可选地，所述回蚀刻具有所述层间介 电层203对所述第一掩膜层204和所述半导体衬底200的高蚀刻选择比。较佳地，采用 湿法刻蚀工艺进行所述回蚀刻。湿法刻蚀能够采用氨氣酸溶液，例如缓冲氧化物蚀刻剂 化Uffer oxide etchant (BOE))或氨氣酸缓冲溶液化Uffer solution of hy化of Iuoric acicKBH巧）。
[0051] 执行步骤304,在所述第二开口内的层间介电层的侧壁上形成具有开口的第二掩 膜层，其中，所述第二掩膜层内的开口对应所述第一掩膜层内的第一开口，并暴露所述半导 体衬底的表面。
[0052] 参考图2C，形成所述具有开口的第二掩膜层205的步骤包括：沉积第二掩膜层材 料填充所述层间介电层203内的第二开口； W所述具有第一开口的第一掩膜层204为掩膜， 蚀刻所述第二掩膜层材料，直到暴露所述半导体衬底200的表面。
[0053] 可选地，所述第二掩膜层的材料选自氮化娃、氮碳化娃和氮氧化娃中的一种或几 种。可采用本领域技术人员熟知的任何方法沉积形成所述第二掩膜层材料，例如，采用化学 气相沉积法或原子层沉积法等。所述第二掩膜层在之后刻蚀过程中对层间介电层起保护作 用。
[0054] 执行步骤305,形成覆盖所述第二掩膜层内的开口暴露的所述半导体衬底表面的 银层。 阳化5] 参考图2D，形成覆盖所述第二掩膜层205内的开口暴露的所述半导体衬底200表 面的银层206。较佳地，所述银层206的厚度范围为20 A~200A，但并不局限于上述厚度， 还可根据实际工艺进行调整。
[0056] 可通过微滴排放法、蒸锻法、瓣射法、CVD法、旋涂法等方法形成所述银层206。典 型地，所述银层还进一步覆盖所述第二掩膜层205的表面。
[0057] 执行步骤306,对所述银层下方的半导体衬底进行湿法刻蚀，W形成通孔。
[0058] 参考图沈，对所述银层206下方的半导体衬底200进行湿法刻蚀，W形成通孔 207。可选地，所述湿法刻蚀采用包括氨氣酸和双氧水的水溶液作为反应溶液。所述湿法刻 蚀为各向异性刻蚀，形成未贯穿所述半导体衬底的通孔207。在湿法刻蚀过程中，银层中的 银原子作为催化反应的核屯、，银原子不断的吸收半导体衬底中的电子，使得半导体衬底中 的娃被氧化为氧化娃，之后与反应溶液中的氨氣酸反应，实现对半导体衬底200的刻蚀。在 银原子的催化作用下，湿法刻蚀的效率更高。
[0059] 执行步骤307,去除所述银层和第一掩膜层。
[0060] 参考图沈，去除所述银层。可采用本领域技术人员熟知的任何方法去除所述银层， 例如采用双氧水和氨水的混合溶液去除所述银层。
[0061] 参考图2F，去除所述第一掩膜层。具体地根据第一掩膜层所使用的材料选择合适 的去除方法。示例性地，当所述第一掩膜层的材料为光刻胶时，可采用灰化等方法去除。在 另一个示例中，当所述第一掩膜层的材料为氮化物时，可采用湿法刻蚀等方法去除。
[0062] 经过上述步骤后完成了对娃通孔结构的通孔的刻蚀，之后还需进行金属层的填充 等步骤W形成完整的娃通孔结构。
[0063] 执行步骤308,形成金属层填充所述通孔。
[0064] 在填充金属层之前，需在所述通孔底部和侧壁四周表面上依次形成粘附层和种子 层。所述金属层的材料可W选自金、银、铜、铁、钻、儀等金属材料中的一种或几种的合金，较 佳地，所述金属层的材料为银。在本发明中通过电化学锻银巧(P)的方法进行所述填充。最 后，还需进行化学机械抛光（CM巧工艺，平坦化所述金属材料至所述层间介电层的表面，W 形成最终的娃通孔结构。 W65] 至此完成了对本发明提出的娃通孔结构的整个制作过程。
[0066] 综上所述，通过本发明的制作方法，利用银层作为催化剂，提高对半导体衬底的刻 蚀效率，形成了具有光滑侧壁的通孔，避免了现有技术中刻蚀所造成的通孔侧壁顶部粗糖 问题的出现，改善了娃通孔结构的RC延迟特性，进而提高了器件的性能。另外，本发明的制 作方法简单易操作，刻蚀效率高。
[0067] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可W理解的是，本发明并不局限于上述实施例，根据本发明的教导还可W做出更多种的 变型和修改，运些变型和修改均落在本发明所要求保护的范围W内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种娃通孔的制作方法，包括： 提供半导体衬底，在所述半导体衬底上形成有器件，W及覆盖所述器件的层间介电 层； 在所述层间介电层上形成具有第一开口的第一掩膜层； W所述第一掩膜层为掩膜对所述层间介电层进行刻蚀直到暴露所述半导体衬底的表 面，W形成第二开口； 回蚀刻所述第二开口内的层间介电层的侧壁，W使所述第二开口的尺寸大于所述第一 开口的尺寸； 在所述第二开口内的层间介电层的侧壁上形成具有开口的第二掩膜层，其中，所述第 二掩膜层内的开口对应所述第一掩膜层内的第一开口，并暴露所述半导体衬底的表面； 形成覆盖所述第二掩膜层内的开口暴露的所述半导体衬底表面的银层； 对所述银层下方的半导体衬底进行湿法刻蚀，W形成通孔； 去除所述银层和第一掩膜层； 形成金属层填充所述通孔。2. 根据权利要求1所述的制作方法，其特征在于，回蚀刻所述第二开口内的层间介电 层之后，形成所述具有开口的第二掩膜层的步骤包括： 沉积第二掩膜层材料填充所述层间介电层内的第二开口； W所述具有第一开口的第一掩膜层为掩膜，蚀刻所述第二掩膜层材料，直到暴露所述 半导体衬底的表面。3. 根据权利要求1所述的制作方法，其特征在于，所述回蚀刻具有所述层间介电层对 所述第一掩膜层和所述半导体衬底的高蚀刻选择比。4. 根据权利要求1所述的制作方法，其特征在于，所述回蚀刻的厚度为loA~500A。5. 根据权利要求1所述的制作方法，其特征在于，所述第二掩膜层的材料选自氮化娃、 氮碳化娃和氮氧化娃中的一种或几种。6. 根据权利要求1所述的制作方法，其特征在于，采用化学气相沉积法或原子层沉积 法形成所述第二掩膜层。7. 根据权利要求1所述的制作方法，其特征在于，所述银层的厚度范围为 20 Λ~200A。8. 根据权利要求1所述的制作方法，其特征在于，所述湿法刻蚀采用包括氨氣酸和双 氧水的水溶液作为反应溶液。9. 根据权利要求1所述的制作方法，其特征在于，所述金属层的材料为银金属。10. -种采用如权利要求1-9之一所述的方法制作的娃通孔结构。
【文档编号】H01L23/48GK105845650SQ201510014276
【公开日】2016年8月10日
【申请日】2015年1月12日
【发明人】禹国宾, 刘海龙
【申请人】中芯国际集成电路制造(上海)有限公司