半导体非易失性存储元件及其制造方法

半导体非易失性存储元件及其制造方法
【专利摘要】本发明提供半导体非易失性存储元件及其制造方法，作为构成半导体集成电路装置内的恒流源的元件，使用半导体非易失性存储元件。半导体非易失性存储元件是下述这样的常开启型的半导体非易失性存储元件：具有控制栅电极、浮栅电极以及源/漏端子，并且，在控制栅电极下方具备较薄的第1栅绝缘膜、以及具有即使施加比半导体集成电路装置的工作电压大的电压也不会破坏的厚度的第2栅绝缘膜，半导体非易失性存储元件形成为，通过从漏极端子将比工作电压大的电荷通过第2栅绝缘膜注入浮栅电极，从而能够对阈值电压进行调整，并且在工作电压范围内注入载流子不会泄漏。
【专利说明】
半导体非易失性存储元件及其制造方法
技术领域
[0001] 本发明设及能够通过施加来自外部的电信号而使阔值电压可变的半导体非易失 性存储元件及其制造方法。
【背景技术】
[0002] 虽然电子设备中使用的电路由电池等电源进行驱动，但当该电源的电压变动时， 有可能引起电路的错误动作W及各种异常现象，因此，一般在电路与电源之间设置调整电 压而输出固定电压、或监视电源的变动那样的电源管理ICXpower management 1C)，来实现 稳定的动作。特别是，近年来，在伴随低电压化的个人电脑及CPU等的半导体集成电路装置 中，对于电源管理1C，对所输出的固定电压的恒压性W及监视的电压值等的高精度化的要 求变得严格。
[0003] 作为从电源将固定电压输出至电路的电源管理1C，例如可W例举出图3所示的降 压型串联调压器。
[0004] 在该半导体集成电路装置中，利用PMOS输出元件104、W及由电阻元件102构成的 分压电路103对接地端子105与电源端子106之间施加的电源电压进行分压。将由电阻元件 102分压后的电压输入到误差放大器101的一个输入端子，与由基准电压电路100生成的固 定的基准电压值进行比较，根据其大小，利用误差放大器101控制PMOS输出元件104的输入 电压，使PMOS输出元件104的源/漏电阻变化。其结果是，输出端子107具有下述功能:输出没 有与基准电压电路100的基准电压值、W及分压电路103的电阻分压比对应的电源电压依赖 性的固定的输出电压。利用下式(1)来计算该输出电压。
[0005] 输出电压=基准电压值X分压电路电阻分压比（1)
[0006] 在该输出电压的调整中，通过利用后面叙述的方法使电阻元件102的电阻值变化 而使分压电路103的分压比变化，从而根据式（1)设定为期望的输出电压值。因此，需要针对 每个作为目标的输出电压对半导体集成电路的分压电路进行加工/校正。
[0007] 另外，图4那样的、具有当电源电压成为固定电压时输出信号的功能的电压检测器 也是电源管理IC之一。
[0008] 在该半导体集成电路装置中，将从电源端子106输入的电源电压转换为利用由电 阻元件102构成的分压电路103进行分压后的电压，并利用比较器108与基准电压电路100的 基准电压值进行比较，根据其大小，从输出端子107输出电压信号。利用运样的机构实现了 下述运样的功能的电压检测器:对电源电压进行监视，在电源电压成为某固定电压W上或 W下的情况下输出信号，W进行训斥（八香）处理。
[0009] 在该图4的示例中，也通过使电阻元件102的电阻值变化而使分压电路103的分压 比变化，并根据式（1)来设定期望的电压检测值。因此，需要针对每个作为目标的输出电压 对半导体集成电路的分压电路进行加工/校正。
[0010] 半导体集成电路装置的分压电路中使用的电阻元件采用将半导体衬底和逆导电 型的杂质注入单晶娃半导体衬底而成的扩散电阻、W及由注入了杂质的多晶娃构成的电阻 等。在分压电路的设计中，在使用多个电阻体的情况下，将它们的长度、宽度、电阻率全部设 定成相同。运是因为，通过运样做，各个电阻元件会同等地受到决定形状的蚀刻加工工序时 的形状偏差或杂质注入偏差影响，即使电阻元件的绝对值有偏差，也能够使电阻元件彼此 的电阻比率保持固定。
[0011] 图5示出了在分压电路内使用具有基于该固定形状和固定电阻率实现的固定的电 阻值的电阻元件的情况。如图5的201至204的电阻群那样，通过将单位电阻元件200串联连 接和并联连接，从而实现了各种电阻值。如前面所述，由于该单位电阻元件200是相同形状 和相同电阻率的电阻元件，因此，由该电阻比率高的单位电阻元件构成的电阻群的电阻比 也能够保持高精度。
[0012] 另外，可W相对于201至204的电阻群并联设置例如由多晶娃构成的烙断器(fuse) 301至304,并使得能够从外部利用激光照射来切断。并且，可W与通过该激光照射实现的烙 断器的切断/未切断对应地，根据需要来改变端子109至端子110之间的电阻值。并且，从端 子110输出与形成于端子110 A至端子111之间的固定电阻的分压比。
[0013] 如上所述，在具有高精度的电阻比的分压电路中，通过对多晶娃烙断器进行激光 切断，能够高精度地获得期望的分压比，能够在使用相同的半导体集成电路装置的情况下 创造出具有各种目标的输出电压的产品。
[0014] -般的输出电压的调整方法如图2那样。
[0015] 首先，直接测定最初在半导体加工工厂加工完成的产品的输出电压（图2中的 (1))。接下来，基于根据该输出电压预先准备好的计算公式或数据库，利用激光来对设置于 分压电路中的多晶娃烙断器进行加工W进行输出电压的微调（图2中的（2))。最后，再次测 定加工出的产品的输出电压，确认是否符合期望的标准规格(图2中的（3))。在此，对于不符 合标准规格的产品不出厂。除此之外，还存在下述在线微调法:一边监测输出电压一边逐渐 地对电阻体进行加工，当达到期望的输出电压时停止加工。对比在线微调法，将图2的方法 称作离线微调法。
[0016] 接下来，基于图6中的（1)、图6中的（2)对图3、图4中同样地使用的基准电压电路进 行说明。
[0017]在W往最基本的电路中，基准电压电路由耗尽型醒OS晶体管402和增强型醒OS晶 体管401构成。如图6中的（1)所示，各个晶体管形成于半导体衬底1内的P型阱区5上，由栅电 极6、栅绝缘膜9W及N型源区/漏区12构成，各个晶体管的差异在于，在栅绝缘膜9下形成的 用于决定阔值电压的杂质区中，在耗尽型NMOS晶体管402形成有N型沟道杂质区10,在增强 型醒OS晶体管401形成有P型沟道杂质区11。并且，分别具有用于控制晶体管工作的漏端子 2、源端子3、W及用于固定P型阱区的电位的基(body)端子4。
[001引如图6中的（2)那样，将运样的耗尽型NMOS晶体管402和增强型NMOS晶体管401串联 连接在电源端子403与接地端子404之间，从作为电流源的耗尽型醒OS晶体管402输出固定 电流，并输入到成为负载元件的增强型醒OS晶体管401的漏端子2,由此，将在增强型NMOS晶 体管401的漏端子中产生的电压作为固定电压输出至基准电压输出端子405。（例如，参照专 利文献1)
[0019]关于此时的从基准电压电路输出的固定电压，如果将耗尽型NMOS晶体管的阔值电 压和跨导设为VtcUKtcU将增强型NMOS晶体管的阔值电压和跨导设为Vte、Kte，则成为下式 (2)那样。
[0020 ] 基准电压电路固定电压=.f (区t d / K t e) X !V t. d !十V t. e (2)
[0021] 目P，在式（1)的输出电压中产生的偏差是由于决定从基准电压电路输出的固定电 压的各参数有偏差而导致的。并且，通过调整分压电路的电阻分压比来吸收该偏差。
[0022] 专利文献1:日本特开2008-198775号公报

【发明内容】

[0023] 为了降低半导体集成电路装置的电路特性偏差，本发明提供半导体非易失性存储 元件及其制造方法，能够不依赖于基于激光加工的微调方法进行输出电压的调整，能够高 精度地调整阔值电压。
[0024] 本发明为了解决上述问题而采取如下手段。
[0025] 目P，形成为下述半导体非易失性存储元件，所述半导体非易失性存储元件具有:半 导体衬底;第1导电型的阱区，其形成于半导体衬底内；高浓度源区和第1高浓度漏区，它们 分离地形成并具有第2导电型的高浓度杂质;第1栅绝缘膜，其在高浓度源区与第1高浓度漏 区之间形成于与第1高浓度源区相邻的半导体衬底上;第2栅绝缘膜，其在高浓度源区与第1 高浓度漏区之间形成于与第1高浓度漏区相邻的半导体衬底上;第2导电型的第2高浓度漏 区，其与高浓度源区分离，包含第2栅绝缘膜的下方的区域，并形成于与第1高浓度漏区重叠 的区域;第2导电型的第1低浓度漏区，其与高浓度源区分离，包含第1栅绝缘膜的下方和第2 栅绝缘膜的下方的区域，并形成于与第1高浓度漏区和第2高浓度漏区重叠的区域;第2导电 型的沟道杂质区，其在所述第1栅绝缘膜的下方形成于所述高浓度源区与第1低浓度漏区之 间;浮栅电极，其由含有高浓度杂质的多晶娃构成并形成于第1栅绝缘膜和第2栅绝缘膜上； 第3栅绝缘膜，其形成于浮栅电极上；W及控制栅电极，其形成于第3栅绝缘膜上并由含有高 浓度杂质的多晶娃构成，第1导电型的阱区包含高浓度源区、第1高浓度漏区、第2高浓度漏 区、第1低浓度漏区W及沟道杂质区，并形成至比运些区域深的位置。
[0026] 另外，本发明是为了解决上述问题而如W下那样实施。
[0027] 目P，半导体非易失性存储元件的制造方法，包括W下工序：
[0028] P型阱区形成工序，在半导体衬底上形成由P型杂质构成的P型阱区；
[0029] 元件分离绝缘膜形成工序，在所述P型阱区的周围形成LOCOS氧化膜；
[0030] N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度 杂质区；
[0031] N型低浓度区形成工序，形成N型杂质浓度比所述N型高浓度杂质区低且扩散得比 所述N型高浓度杂质区深的第IN型低浓度杂质区；
[0032] 沟道区形成工序，在所述P型阱区内的沟道形成预定区域形成N型杂质区；
[0033] 栅绝缘膜形成工序，在所述漏形成预定区域，W与所述N型高浓度杂质区重叠的方 式形成第2栅绝缘膜，在所述沟道形成预定区域形成比所述第2栅绝缘膜薄的第1栅绝缘膜；
[0034] 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成含有杂质的 多晶娃层，在所述多晶娃层上形成第3栅绝缘膜，在所述第3栅绝缘膜上形成含有杂质的多 晶娃层；W及
[0035] 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。
[0036] 发明效果
[0037] 根据本发明，能够提供能够利用外部电信号来调整阔值电压的半导体非易失性存 储元件，能够高精度且容易地进行半导体集成电路装置的输出电压的调整。
【附图说明】
[0038] 图1是示出本发明的半导体集成电路装置的输出电压调整方法的工序流程图。
[0039] 图2是示出W往的半导体集成电路装置的输出电压调整方法的工序流程图。
[0040] 图3是基于W往的半导体集成电路装置实现的降压型串联调压器的电路结构的概 要。
[0041] 图4是基于W往的半导体集成电路装置实现的电压检测器的电路结构的概要。
[0042] 图5是将W往的电阻元件组合而成的分压电路的一个示例。
[0043] 图6中的（1)是示出W往的基准电压电路的示意性的剖视图，图6中的（2)是W往的 基准电压电路的一个示例。
[0044] 图7中的（1)是示出本发明的基准电压电路的示意性的剖视图，图7中的（2)是本发 明的基准电压电路的一个示例。
[0045] 图8是基于本发明的半导体集成电路装置实现的降压型串联调压器的电路结构的 概要。
[0046] 图9是基于本发明的半导体集成电路装置实现的电压检测器的电路结构的概要。
[0047] 图10是本发明的第1实施例的半导体非易失性存储元件的示意性的剖视图。
[0048] 图11是本发明的第2实施例的半导体非易失性存储元件的示意性的剖视图。
[0049] 图12是本发明的第3实施例的半导体非易失性存储元件的示意性的剖视图。
[0050] 图13是本发明的第4实施例的半导体非易失性存储元件的示意性的剖视图。
[0051] 图14中的（1)~(3)是本发明的第5实施例的半导体非易失性存储元件的示意性的 剖视图。
[0052] 图15中的（1)~(3)是本发明的第6实施例的半导体非易失性存储元件的示意性的 剖视图。
[0053] 图16中的（1)~(3)是本发明的第7实施例的半导体非易失性存储元件的示意性的 剖视图。
[0054] 图17中的（1)~(3)是本发明的第8实施例的半导体非易失性存储元件的示意性的 剖视图。
[0055] 图18是从本发明的漏端子观察的栅绝缘膜电容的等价电路图。
[0056] 图19中的（1)~（2)是对在降压型串联调压器中采用了本发明的情况下的电气特 性进行说明的图。
[0057] 图20中的（1)~(4)是示出本发明的半导体非易失性存储元件的第1实施例的制造 工序的工序顺序剖视图。
[0058] 图21中的（5)~(8)是示出与图20连续的、本发明的半导体非易失性存储元件的第 1实施例的制造工序的工序顺序剖视图。
[0059] 图22中的（1)~(4)是示出本发明的半导体非易失性存储元件的第2实施例的制造 工序的工序顺序剖视图。
[0060] 图23中的（I)~(4)是示出本发明的半导体非易失性存储元件的第3实施例的制造 工序的工序顺序剖视图。
[0061] 图24中的（5)~(6)是示出与图23连续的、本发明的半导体非易失性存储元件的第 3实施例的制造工序的工序顺序剖视图。
[0062] 图25中的（1)~(4)是示出本发明的半导体非易失性存储元件的第4实施例的制造 工序的工序顺序剖视图。
[0063] 图26中的（1)~(2)是示出本发明的半导体非易失性存储元件的、第1和第2绝缘膜 的制造工序的第2工序顺序剖视图。
[0064] 图27中的（1)~(3)是示出本发明的半导体非易失性存储元件的、第1和第2栅绝缘 膜的制造工序的第3工序顺序剖视图。
[0065] 图28中的（1)~(3)是示出本发明的半导体非易失性存储元件的、第1和第2栅绝缘 膜的制造工序的第4工序顺序剖视图。
[0066] 图29中的（1)~(4)是示出本发明的半导体非易失性存储元件的、第1和第2栅绝缘 膜的制造工序的第5工序顺序剖视图。
【附图说明】
[0067]
[0068] 1:半导体衬底.
[00例 2:漏端子；
[0070] 3:源端子；
[0071] 4:基端子；
[0072] 5: P型阱区；
[007；3] 6:栅电极；
[0074] 7:浮栅电极；
[0075] 8:控制栅电极；
[0076] 9:第1栅绝缘膜；
[0077] 10: N型沟道杂质区；
[007引 11 :P型沟道杂质区；
[00巧]12:N型源区/漏区；
[0080] 13: LOCOS 氧化膜；
[0081] 14:第2栅绝缘膜；
[0082] 15:第3栅绝缘膜；
[0083] 16:载流子注入区域；
[0084] 17: N型高浓度杂质区；
[00化]18:第IN型低浓度杂质区；
[00化]19:第2N型低浓度杂质区；
[0087] 20: P型低浓度杂质区；
[008引 21:多晶娃层；
[0089] 22: Si 鳩；
[0090] 100:基准电压电路；
[0091] 101:误差放大器；
[0092] 102:电阻元件；
[0093] 103:分压电路；
[0094] 104: PMOS 输出元件；
[0095] 105:接地端子；
[0096] 106:电源端子；
[0097] 107:输出端子；
[009引108:比较器；
[0099] 1〇9:端子八；
[0100] 110:端子8;
[0101] 111:端子 C;
[0102] 112:调整用输入端子；
[0103] 200:单位电阻元件；
[0104] 201:电阻群 1;
[0105] 202:电阻群 2;
[0106] 203:电阻群3;
[0107] 204:电阻群4;
[010引 301:烙断器1;
[0109] 302:烙断器 2;
[0110] 303:烙断器 3;
[0111] 304:烙断器 4;
[0112] 401:增强型NMOS晶体管；
[0113] 402:耗尽型NMOS晶体管；
[0114] 403:电源端子；
[011引 404:接地端子；
[0116] 405:基准电压输出端子；
[0117] 406:调整用输入端子。
【具体实施方式】
[0118] W下，基于附图对本发明的实施方式进行说明。
[0119] 首先，利用图8、图9示出在上述图3、图4所示的W往的半导体集成电路装置中应用 了本发明的实施例。如图8、图9所示，在基准电压电路100中添加了能够从外部输入施加电 压/电流的调整用输入端子112。将该基准电压电路内的特定元件替换为半导体非易失性存 储元件，该半导体非易失性存储元件能够根据从外部对调整用输入端子112输入的输入电 压/电流而使阔值电压变化。
[0120] 因此，接下来，使用图1对调整输出电压的方法进行说明。
[0121] 首先，直接测定在半导体加工工厂加工完成的产品的输出电压（图1中的（1)的工 序)。
[0122] 接下来，经由调整用输入端子对基准电压电路内的半导体非易失性存储元件施加 电压/电流，使半导体非易失性存储元件的阔值电压变化（图1中的（2)的工序）。在图8、图9 那样的结构的半导体集成电路装置中，如果从基准电压电路输出的基准电压值变化，则根 据式（1)，输出电压也成比例地变化，因此，对调整用输入端子的电压/电流施加量、和输出 电压量成比例。
[0123] 然后，测定输出电压，如果该输出电压在产品所要求的公差标准规格之外，则返回 图1中的（2)的工序，再次开始对半导体非易失性存储元件施加电压/电流。此时，下述方法 容易调整、是优选的：W使初始的输出电压值在标准规格之外的方式预先设定基准电压电 路的基准电压值，通过对半导体非易失性存储元件朝或的一个方向逐渐施加电压/ 电流，从而使输出电压值接近标准规格。
[0124] 重复图1中的（2)的工序、图1中的（3)的工序，在输出电压值进入标准规格内的时 亥IJ，结束一系列的处理（图1中的（4)的工序）。由于该图1中的（2)的工序和图1中的（3)的工 序实际上能够不断续地在连续电气处理，因此，只要制作程序软件进行自动控制，就能够在 非常短的时间内结束将标准规格外的产品校准至标准规格内的过程。
[0125] 通过采用运样的方法，能够利用一次的电气处理结束W往那样的从图2中的（1)的 工序至图2中的（3)的工序那样的、不能返工的3个步骤的工序，能够简化输出电压的调整方 法并实现大幅的工期缩短。此外，由于一边确认输出电压一边进行在线微调调整，因此，能 够抑制标准规格之外的不良件的产生，能够期待成品率的提高。
[0126] 另外，能够排除W往的基于使用了激光的电阻加工进行的在线微调那样的高热的 影响（电阻的溫度系数、再结晶化），因此，无需担忧输出电压误差W及其再调整，能够维持 稳定的输出电压。
[0127] 另外，由于该调整方法是与产品形态（晶片、封装)无关的电气处理，因此，假如即 使产品形态改变而由于其影响导致发生特性变动，也能够通过端子来进行电气再调整。例 如，在W晶片状态进行了调整后的输出电压在封装安装之后由于累积热（热履歴)或树脂应 力等的影响而变化并偏离至标准规格之外的情况下，能够W封装状态再次调整，将所述输 出电压校准至标准规格范围内。或者，仅在最终形态时进行输出电压调整而省去晶片状态 下的检查，由此还能够进一步实现测试频率的缩短和工序缩短。
[0128] 另外，由于缓和了上述测试频率、并且也不需要激光微调工序，因此，测定装置及 激光装置等的装置投资抑制效果也较高。
[0129] 此外，图8、9中的包含电阻元件102的分压电路103并不一定要高精度化，即使精度 差，也能够W包括该电路的形式利用本发明的方法来校准输出电压值，因此，无需准备现有 示例那样的均一化的多个电阻元件、无需在其图案布局上花费功夫，烙断器元件也不再需 要，因此，具有可期待缩小忍片尺寸W及减小布局负载运样的优点。
[0130] 接下来，W图7中的（1)、图7中的（2)为基础对实现本发明的基准电压电路进行说 明。如图7中的（2)所示，将耗尽型NMOS晶体管402和增强型NMOS晶体管401串联连接在调整 用输入端子406与接地端子404之间，从作为电流源的耗尽型NMOS晶体管402输出固定电流， 将在成为负载元件的增强型醒OS晶体管401的漏端子产生的电压作为固定电压输出至基准 电压输出端子405。
[0131] 不过，在此，如图7中的（1)所示，关于本发明中使用的耗尽型NMOS晶体管402,采用 下述构造:层叠多晶娃栅电极，使上层为进行电压控制的控制栅电极8,下层为注入/蓄积电 荷的浮栅电极7。
[0132] 在图7中的（2)的该电路结构例中，当使调整用输入端子406的电压上升时，基准电 压输出端子405与接地端子404之间的电压始终固定在固定值，因此，该电压上升的量由调 整用输入端子406与基准电压输出端子405之间来负担。因此，耗尽型NMOS晶体管402的漏/ 源间电压随着调整用输入端子406的施加电压上升而上升，可W利用后面叙述的方法将带 电荷的载流子、运里经由栅绝缘膜将空穴注入到电位低的浮栅电极7,使浮栅电极带正电。 运在从控制栅电极侧观察时，与该耗尽型NMOS晶体管的阔值电压下降的情况等同。由于该 影响，耗尽型NMOS晶体管的电流上升，与相应地，基准电压输出端子405的电位也上升。
[0133] 根据式（1)，当基准电压电路的基准电压值上升时，图8的降压型串联调压器的输 出电压上升。即，通过控制基准电压电路输入端子的电压，能够任意地变更降压型串联调压 器的输出电压。并且，在该示例中，调整用输入端子112与图7的调整用输入端子406对应。
[0134] 该情况下，利用借助调整用输入端子实现的电压调整而使半导体非易失性存储元 件的阔值电压朝负方向变化，因此，根据式(2)，原来是负值的Vtd进一步朝负侧变化，其绝 对值即Ivtdl的值变大，从基准电压电路输出的基准电压朝升高的方向变化。并且，根据该 情况，降压型串联调压器的输出电压也朝升高的方向变化，因此，如果在基于调整用输入端 子的调整之前，预先将本发明的降压型串联调压器的输出电压设计成比要求规格低的值， 则利用基于该调整用输入端子的输出电压调整，能够应对宽范围的输出电压要求规格。
[0135] 另外，利用该方法，不经激光微调工序，仅通过电气控制就能够高精度地进行向规 定的目标电压值的校准。
[0136] 基于图19对其具体例进行说明。在图19中的（1)、图19中的（2)所示的图中，横轴的 值是向图7那样的基准电压电路的调整用输入端子406输入的电压，纵轴的值是从包含该基 准电压电路的、图8那样的降压型串联调压器的输出端子107输出的电压，图19中的（1)是基 于调整用输入端子的调整前的输出电压特性，图19中的(2)是调整之后的输出电压特性。
[0137] 首先，如图19中的（1)所示，在输入调整之前，输出电压与输入电压的增加相应地 上升，直至基准电压电路正常工作的电压(a)点为止，当输出电压到达由式（1)计算出的电 压时，该输出电压稳定化为固定值，直至输入电压(b)点为止。至此为止为与W往的降压型 串联调压器完全不变的电气特性。
[0138] 然后，当输入电压到达足W将载流子注入半导体非易失性存储元件的浮栅电极的 足够高的输入电压(b)时，开始向半导体非易失性存储元件的载流子的注入，同时，该半导 体非易失性存储元件的阔值电压变化。因此，随着载流子的注入量，输出电压再次开始上 升。然后，在到达期望的输出电压(C)点的时刻，停止进一步的输入电压的施加，运时，载流 子向半导体非易失性存储元件的注入停止，将该载流子被保存于浮栅电极。进行了 W上过 程之后的电气特性如图19中的(2)。
[0139] 目P，根据向半导体非易失性存储元件注入的载流子的量，半导体非易失性存储元 件的阔值电压变化，因此，根据式(2)，I Vtdl升高，基准电压电路固定电压和基于式（1)的稳 定化了的输出电压也变化至(C)运一较高的值。关于该输出电压，也是当对调整用输入端子 施加(b)点W上的电压时，再次开始向半导体非易失性存储元件的载流子注入，输出电压又 开始上升。
[0140] 在此应注意的点是:第I，为了能够进行图19中的（I)那样的输出电压的调整，W成 为足够高的漏破坏电压的方式来进行元件设计，使得即使输入电压到达k)，半导体非易失 性存储元件也不会破坏。
[0141] 另外，第2,将输出电压调整成期望的值之后，使实际上作为产品使用时的输入电 压最大值成为比(b)点足够低的电压，在产品使用中，使输出电压不会由于再次注入载流子 而变化。即，需要必须使利用本发明的半导体集成电路装置的工作电压成为(b)点W下的产 品规格。因此，预先准备与半导体集成电路装置的各个产品规格对应的特性的半导体非易 失性存储元件。
[0142] 同样地，对于图4的电压検出电路中的基准电压电路也W相同的电路来实现，由此 能够利用与基准电压电路连接的调整用输入端子的电压控制来同样地控制/设定各个半导 体集成电路装置的输出电压。
[0143] 另外，当然，在基准电压电路中，只要是W成为电流源的元件和成为负载的元件 的、上述那样的组合为基础进行工作的电路，无论什么样的结构的电路，都能够应用并适用 本发明。
[0144] 另外，在此叙述的半导体非易失性存储元件是指，能够通过基于热载流子注入的 电荷向浮栅电极的注入、借助栅绝缘膜实现的基于FN沟道电流的载流子的注入、W及使绝 缘膜中存在的能级俘获载流子的方法等，来实现基于载流子的注入的阔值电压的变动的所 有元件。
[0145] 接下来，对用于本发明的半导体非易失性存储元件的详细情况进行说明。
[0146] 在图10中示出本发明的第1实施例的半导体非易失性存储元件的剖视图。图10所 示的元件形成于半导体衬底1上形成的含有7 X 1015/cm3至7 X 1016/cm3左右的杂质浓度的 棚的P型阱区5内。并且，在用于元件分离的由几千A至2WI1厚度的LOCOS氧化膜13包围的区 域内，利用N型源区/漏区12、N型沟道杂质区10、栅绝缘膜9、14、15W及栅电极7、8构成耗尽 型NMOS晶体管。
[0147] 特征性的是，将栅电极形成为由多晶娃构成的浮栅电极7和控制栅电极8的层叠结 构，虽然未图示，但控制栅电极利用金属布线等与该耗尽型醒OS晶体管的源端子连接，浮栅 电极被第1栅绝缘膜9、第2栅绝缘膜14W及第3栅绝缘膜15包围，成为不可电连接的状态。
[0148] 从漏端子将电子、空穴等载流子经由第2栅绝缘膜14注入到该浮栅电极7中。当浮 栅电极7中被注入正或负的载流子时，与通常的MOSFET中的栅电极/沟道区之间存在的固定 电荷同样地，根据该注入量，该耗尽型NMOS晶体管的阔值电压变化。
[0149] 并且，该注入的载流子被保持在不会因正常工作时的热或电应力而逸散那样的条 件下，由此，能够将该耗尽型NMOS晶体管的阔值电压调整成期望的值并维持该期望的值。
[0150] 该浮栅电极7中未被注入载流子的状态下的阔值电压，根据N型沟道杂质区10的杂 质量而设定成负的某个值，预先将耗尽型NMOS晶体管设成运样的常开启的状态：即使栅/源 间的电压为0V，只要漏/源间施加有电压，电流就会流动。
[0151] 关于N型源区/漏区12,通过注入IX IO2Vcm3W上的As或P的N型杂质而使其成为低 电阻，从而作为源/漏端子发挥功能，漏端子侧还在与沟道杂质区10之间具有:含有5 X l〇w/ Cm3W上的As或P的N型杂质的N型高浓度杂质区17、从及由1乂10"八1113从上且1乂1〇1 8八1113^ 下的As或P的N型杂质构成的第IN型低浓度区18。
[0152] 该第IN型低浓度区18承担如下作用：由于施加漏电压时的漏侧耗尽层扩展而造成 的电场缓和、和基于此的高耐压化，N型高浓度杂质区17用作为将载流子注入浮栅电极7时 的下部电极。
[0153] 另外，将N型高浓度杂质区17的杂质浓度设为5Xl〇i8/cm3W上的第1个理由是，为 了防止在向浮栅电极注入空穴作为载流子时，施加正的电压的N型高浓度杂质区表面耗尽 化，浮栅电极/N型高浓度杂质区之间的电场被缓和而导致注入效率降低。
[0154] 第2个理由是，在同样为了向浮栅电极注入空穴作为载流子而对N型高浓度杂质区 施加了高电压时，防止从N型低浓度区18向漏侧扩大的漏/阱间耗尽层的扩展，防止载流子 的注入效率降低。
[0155] 另外，N型高浓度杂质区17和浮栅电极7具有重叠部分16,存在于该重叠部分的第2 栅绝缘膜14具有与N型沟道杂质区10上的栅绝缘膜9不同的厚度。从长期可靠性的观点出 发，栅绝缘膜一般根据包含该MOSFET的半导体集成电路装置的工作电压而设定成规定的厚 度。不过，本半导体非易失性存储元件中的第2栅绝缘膜14是由适宜将载流子注入浮栅电极 的条件来决定的，并且，为了在工作电压范围内避免电荷逸散的情况而采用比由上述的工 作电压下的长期可靠性决定的膜厚大的厚度。
[0156] 因此，在本实施例中，第2栅绝缘膜14的厚度比N型沟道杂质区10上的栅绝缘膜9 厚。
[0157] 另外，本发明的半导体非易失性存储元件的另一特征是，特化为半导体非易失性 存储元件或包含该半导体非易失性存储元件的半导体集成电路装置的特性的模拟性调整， 用于替换W往的某一部分的元件。因此，没有假想为了存储信息而构成存储器阵列的情况， 就不需要用于确定构成存储器阵列时所需的地址的选择口等的结构。
[0158] 接下来，对本发明的电气工作的详细情况进行说明。
[0159] 例如，浮栅电极7的电位在注入带负电荷的电子时变化为负电位。该情况下，与该 负电荷呼应地在沟道区感应出正电荷，或者N型沟道杂质区10的电子减少，该N沟道型 MOS阳T的阔值电压朝正侧变化。
[0160] 另一方面，当对浮栅电极7注入带正电荷的空穴时，浮栅电极的电位朝正侧变动，N 型沟道杂质区10的电子浓度变化为更浓那样的状态，其结果是该N沟道型MOSFET的阔值电 压朝负侧变化。
[0161] 本发明的结构是利用N型沟道杂质10的存在而在未注入载流子的状态下阔值电压 取负的值的耗尽型NMOS晶体管，因此，通过对浮栅电极7施加正电位，从N型高浓度杂质区17 侧注入空穴作为载流子，由此使负的阔值电压进一步朝负的方向变化，高精度地控制该阔 值电压。
[0162] 对于一般的半导体非易失性存储元件，例如利用由比OV大的阔值电压和比OV小的 阔值电压构成的2个值来控制。通过将多个该元件组合起来而用于数字性地保持所需要的 信息。本发明中，仅使用1个元件，利用浮栅内的载流子的量来模拟性地决定信息并继续保 持，运与W往的使用方法不同。
[0163] 在本发明中，发挥运样的阔值电压变更功能W及非易失性的特征，在对顾客出厂 之前，预先将载流子注入该半导体非易失性存储元件，调整半导体非易失性存储元件的阔 值电压，将包含该半导体非易失性存储元件的半导体集成电路装置的电路特性调整成期望 的值，之后，在W后顾客的使用动作中无需进行载流子的出入，对于第2栅绝缘膜不需要用 于反复改写的高度可靠性。
[0164] 在本发明中，对该浮栅电极进行的载流子的注入如W下那样进行。首先，预先设定 N型沟道杂质区10的杂质量，使得在未注入载流子的状态下，虽然阔值电压为负值，但成为 比本来的目标值高(正侧)的值。
[0165] 接下来，在半导体制造工序之后的半导体集成电路装置的测试阶段，将源电位和 控制栅电极电位设为共同的低电位，使漏电位变化为正侧高电位。在该状态下，虽然浮栅电 位根据由第1栅绝缘膜9、第2栅绝缘膜14W及第3栅绝缘膜15的膜厚、W及控制栅电极、浮栅 电极尺寸所决定的电容比，而成为漏电位和源电位及控制栅电极电位的中间的值，但是，通 过调整上述尺寸和膜厚而设定成接近源电位和控制栅电极电位的较低的值，并预先进行设 计而使得对第2栅绝缘膜14施加有该漏/源间电压的全部。
[0166] 该耗尽型醒OS晶体管中，即使控制栅电极8的电位为0V，由于阔值电压为负值，因 此，随着漏电位的上升而漏电流流动，但电流特性在从不饱和区域切换至饱和区域之后，稳 定化为不依赖于漏电位的固定的饱和电流值。并且，由于在N型沟道杂质区10内漏侧产生的 耗尽层端的电位被固定为由栅/源间电压和阔值电压所决定的较低的固定值(夹断电压）， 因此，漏/源间电压与夹断电压的差量的电压施加于第IN型低浓度杂质区内产生的耗尽层。 由于该耗尽层n的杂质浓度比不上足够高浓度的N型高浓度杂质区17,因此，N型高浓度杂质 区17的电位被直接施加了对漏端子2施加的漏电位，从而容易控制N型高浓度杂质区17与控 制栅电极8之间的电位差。
[0167] 此时，通过任意地设定第IN型低浓度杂质区18的杂质浓度和平面方向长度，能够 控制N型低浓度杂质区内产生的耗尽层的扩展量，能够提高基于雪崩击穿的施加漏电压的 上限。由此，能够将施加于N型高浓度杂质区17的电位设定成较高的值，因此，即使将第2栅 绝缘膜设定得较厚，也能够确保用于进行载流子注入的电位。
[016引例如，将第IN型低浓度区18的杂质浓度设在lX10"/cm3至lX10"/cm 3之间，并将 从沟道区至N型高浓度杂质区17为止的平面方向上的长度设定在1.SwnW上，由此，能够使 漏耐压为20VW上，能够确保20VW上的载流子注入电压。
[0169] 在此，在例如将第2栅绝缘膜14的膜厚设为4敞A的情况下，能够利用大约20V左右 W上的施加电压产生隧道(Tunneling)效应，因此，通过利用上述漏结构将漏电压设为20V W上，从而在N型高浓度杂质区17与浮栅电极7的重叠部分16实现基于隧道效应的正电荷的 空穴注入。另一方面，由于N型沟道杂质区10为前面所述的夹断电压W下，因此，只要确保与 该夹断电压对应的绝缘膜厚度，就不会在N型沟道杂质区10与浮栅电极7之间的第1栅绝缘 膜9发生隧道效应。
[0170] 如前面所述，关于在上述的测试阶段施加的漏电压，优选W比包含该本半导体非 易失性存储元件的半导体集成电路装置的工作电压足够高的电压来进行。由此，能够防止 在半导体集成电路装置的工作电压W内的电源电压变动过程中载流子被被注入到浮栅电 极，能够抑制半导体非易失性存储元件的阔值电压的变动和由此造成的半导体集成电路装 置的电路特性的变化。例如，如果是上述的示例，则优选半导体集成电路装置的工作电压为 IOVW下。运样，为了在工作电压与载流子注入电压之间施加足够的电位差(在上述的示例 中为20V-10V=10V)，需要设定第2栅绝缘膜14的厚度和第IN型低浓度杂质区18的条件。
[0171] 虽然浮栅电极中应蓄积的载流子的量能够如图19所示地利用逐渐增大漏电压的 方法来决定，但浮栅电极7中蓄积的空穴电荷量也能够利用漏电压值与其施加时间的积来 控制。如前面所述，该耗尽型NMOS晶体管的阔值电压根据空穴电荷的蓄积量而进一步朝负 侧变动，因此，还可W施加高的固定的漏电压直至到达期望的阔值电压，一边监测输出电压 一边利用施加时间高精度地调整N沟道型MOSFET的阔值电压。
[0172] 图11是示出本发明的第2实施例的半导体非易失性存储元件的剖视图。在图11中， 在图10的结构的基础上，在第IN型低浓度杂质区18的下方添加了由2Xl〇i 6/cm3至2Xl〇u/ cm3左右的杂质浓度的As或P构成的第2N型低浓度杂质区19。虽然图10的情况也基于N型低 浓度杂质区18的条件，但使漏耐压高耐压至30V左右是容易的。
[0173] 不过，在第IN型低浓度杂质区18和该第IN型低浓度杂质区18的下方的P型阱区5的 耗尽层，耗尽层朝第IN型低浓度杂质区侧的伸展受到制约，难W实现超过30V的高耐压化。 因此，如图11那样，通过添加第2N型杂质区19,确保与其扩散深度相当的耗尽层的伸展，从 而能够获得超过30V的漏耐压。该情况对于应对更高的工作电压的半导体集成电路装置、和 确保工作电压和隧道电压的更大的范围(margin)是有效的。
[0174] 图12是示出本发明的第3实施例的半导体非易失性存储元件的剖视图。在图12中， 在浮栅电极7与第IN型低浓度杂质区18之间形成有比第1栅绝缘膜9及第2栅绝缘膜14厚的 氧化膜。通过采用运样的结构，能够缓和在使漏电压上升时产生的低电位的浮栅电极7与第 IN型低浓度杂质区18之间的高电场化，使漏耐压高耐压化至60V左右。
[0175] 该较厚的氧化膜13可W根据所需要的电场的缓和程度而设定成任意的厚度，在承 受超过30V的漏电压的情况下，优选]000 A W上的厚度。另外，通过与元件分离区的LOCOS氧 化膜同时形成，能够避免工序的增加。
[0176] 图13是示出本发明的第4实施例的半导体非易失性存储元件的剖视图。在图13中， 使图12中的第2N型低浓度杂质区19朝源端子3侧方向延伸至与N型沟道杂质区10重叠的程 度。此外，W包围源端子的方式形成杂质浓度比第2N型低浓度杂质区19高的P型低浓度杂质 区20。
[0177] 该P型低浓度杂质区20在不超过第1栅绝缘膜附近的厚的氧化膜13的区域，W使B 或BF2为2Xl〇i6/cm 3至2Xl〇iVcm3左右的杂质浓度、且比第2N型低浓度杂质区19的浓度高 的浓度形成。运样，通过构成为使P型低浓度杂质区20比第2N型低浓度杂质区19浓度高，从 而能够使在提高了漏电压的情况下产生的沟道侧和漏侧的耗尽层进一步朝漏侧延伸，在需 要得到60VW上的漏耐压的情况下是有效的。
[0178] 在到此为止的第1至第4的实施例中，如图10至13那样，形成为利用多晶娃层将浮 栅电极和控制栅电极层叠的结构，虽然使用2层的多晶娃层运样的方法抑制了栅电极面积 的增大并容易低成本化，但工序增加，加工也变得复杂。该复杂性例如为:对浮栅电极7、控 制电极8、W及它们之间的第3栅氧化膜15进行统一加工时的干蚀刻条件的选定、伴随着成 为掩膜的抗蚀剂的蚀刻耐性、在台阶部产生的多晶娃细脉、W及由高纵横比的栅电极结构 导致的平坦性的恶化等的各种弊端等。
[0179] 图14至17是为了克服运样的复杂性而仅使用1层多晶娃层来实现半导体非易失性 存储元件的方法，形成为与图10至13的各结构对应的结构。
[0180] 首先，图14是将图10的多晶娃的2层栅电极结构形成为1层的第5实施例。
[0181 ]图14中的（2)和图14中的（3)是与平面图14中的（I)的A-A'和B-B '的部分对应的剖 视图，使图10的2层的层叠多晶娃结构形成为由1层浮栅电极7构成的结构。如图14中的（2) 所示，在浮栅电极7上未形成有控制电极和第3栅绝缘膜。取而代之，如图14中的（1)那样，该 浮栅电极7被配置成，朝沟道区外延伸，并与半导体衬底内的使用了杂质扩散区的控制栅电 极8重叠。半导体衬底内的使用了杂质扩散区的控制栅电极8具有电位取出部分6。控制栅电 极8例如可W兼用N型高浓度杂质区17的杂质W及结构/工序，取出部分6可W与源区/漏区 的N型高浓度杂质兼用。
[0182] 另外，利用浮栅电极和作为半导体衬底内的杂质扩散区的控制栅电极之间形成的 半导体衬底表面的氧化膜来构成图10中使用的那样的浮栅电极与控制电极之间的第3栅绝 缘膜15,在此，使用了与沟道区W外的区域形成的第1栅绝缘膜同时形成的氧化膜。
[0183] 图14的结构中，由于在半导体集成电路装置内需要控制栅电极和浮栅电极运2个 电极的占有面积，因此，会导致忍片占有面积增大、W及由此导致的成本的增加。不过，由于 本发明并不应用于在半导体集成电路装置内排列多个本半导体非易失性存储元件那样的 存储器阵列那样的用途，因此，占有面积的增加不大，作为半导体集成电路装置，其成本增 加几乎不成为问题。另一方面，如前面所述地具有如下优点：能够具有由排除工序的复杂性 和困难性而实现的质量的稳定化和工序减少的效果。
[0184] 另外，在图14的结构中，关于栅电位和源电位W及P型阱区的电压，在采用通过金 属布线进行接线等而W共同的低电位来使用的电路的情况下，图14中的(3)的控制栅电极8 的杂质也可W是P型高浓度杂质，而且也可W照P型阱区5的原样。
[0185] 运是因为，本发明的半导体非易失性存储元件形成为常开启(normally-on)型，即 由于N型沟道杂质区10的存在，即使栅/源间的电压为0V，电流也与漏电压相应地流动。因 此，只要P型阱区通过未图示的某处的金属布线等与源端子接线，即便控制栅电极8的杂质 扩散是P型，也会成为相同的电位关系。
[0186] 图15是将图11的多晶娃的2层栅电极结构形成为1层的第6实施例，其效果与图14 中说明过的效果相同。图15中的（2)和图15中的（3)是与平面图15中的（1)的A-A'和B-B'的 部分对应的剖视图。
[0187] 另外，图16是将图12的多晶娃的2层栅电极结构形成为1层的第7实施例，其效果与 图14中说明过的效果相同。图16中的（2)和图16中的（3)是与平面图16中的（1)的A-A'和B-B'的部分对应的剖视图。
[0188] 另外，图17是将图13的多晶娃的2层栅电极结构形成为1层的第8实施例，其效果与 图14中说明过的效果相同。图17中的（2)和图17中的（3)是与平面图17中的（1)的A-A'和B-B'的部分对应的剖视图。
[0189] 接下来，对本发明中使用的巧中栅绝缘膜进行说明。
[0190] 首先，在发明中，对于利用隧道效应将载流子注入浮栅电极时使用的第2栅绝缘 膜，优选是基于膜厚控制性及膜质稳定性高的热氧化法形成的娃氧化膜。另外，由于只是在 半导体制造工序结束后的测试阶段将载流子1次或多次注入浮栅，因此，不需要用于获得针 对改写次数的强耐受性的特殊的成膜条件或追加处理。另一方面，第2栅绝缘膜的膜厚设定 成下述程度的较厚的膜厚:在半导体制造工序结束后的测试工序中，对于比施加于半导体 集成电路装置的工作电压足够高的漏电压的施加，能够获得期望的沟道电流值。
[0191] 另一方面，优选第I栅绝缘膜9和第3栅绝缘膜15的电容值较高。运是因为，在测试 工序中，在施加漏电压而将空穴注入浮栅电极时，要对第2栅绝缘膜高效地施加电压，因此， 要使由电容禪合决定的浮栅电极的电位足够低。
[0192] 施加高电位的漏端子2、与设定成低电位的控制栅电极8、P型阱区及跟该P型阱区 相同电位的基端子4之间的等价电容禪合电路如图18所示。由此可知，通过使第1和第3栅绝 缘膜为高电容，增大与绝缘膜厚度较厚的低电容的第2栅绝缘膜电容的比，由此，该电容禪 合的中间电位即浮栅电极7的电位降低，能够对漏端子2/浮栅电极7之间的第2绝缘膜14施 加高电压，能够促进隧道效应。
[0193] 因此，要求第1和第3栅绝缘膜的平面电极尺寸较大。因为运样能够提高电容值，但 只要具有第2栅绝缘膜的平面尺寸的10倍W上的面积就足够。
[0194] 另外，W提高电容值为目的，优选第1和第3栅绝缘膜尽可能薄。利用电路将浮栅电 极、控制栅电极W及P型阱区的电位固定在相同的低电位，因此，半导体集成电路装置的工 作电压对绝缘膜厚度的制约不起作用。因此，在热氧化膜的情况下，考虑到浮栅电极内的载 流子的高溫环境引起的泄漏，优选100 A至200 A左右的膜厚。
[01%]此外，从高电容的观点出发，优选第1和第3栅绝缘膜的相对介电常数较高，相比于 娃热氧化膜，可W通过使用SiON、SiN、还有册02等来实现。一般，关于娃热氧化膜之外的膜， 膜界面的特性的不稳定性造成的阔值电压等的特性变动变大，但在本发明中，即使存在特 性偏差，也最终会利用测试工序中的调整来校准，因此不存在什么问题。
[0196] 另外，上述第1和第3栅绝缘膜的薄膜化W及高相对介电常数膜的采用具有如下优 点：能够缩小栅电极尺寸，并且实现伴随于此的低成本化。此外，在一般的下式(3)中，该方 法会使每单位面积的电容值C增大，因此，还同时具有如下优点：对于浮栅电极内的载流子 的泄漏等造成的Q的减小，能够减小阔值电压变动量。
[0197] V = Q/C (3)
[0198] 如上所述，通过采用本发明的半导体非易失性存储元件，阔值电压调整容易且长 期稳定性高，并且，能够利用测试工序中的电气调整来吸收基于元件特性偏差的电路特性 偏差，因此，能够提供高精度的半导体集成电路装置。
[0199] 接下来，基于图20中的（1)~图20中（4) W及图21中的（5)~图21中的(8)的工序流 程图对用于制造图10的第1实施例的结构的半导体非易失性存储元件的制造方法进行说 明。
[0200] 首先，准备P型或N型的半导体衬底1，利用离子注入法将B或BF2的P型杂质注入半 导体非易失性存储元件的形成区域之后，实施热扩散，形成P型阱区5(1)。
[0201] 根据具有本发明的半导体非易失性存储元件的半导体集成电路装置的需求来选 择该半导体衬底1的极性。即，在为了使该P型阱区的电位不成为半导体集成电路装置上的 最低电位而欲将该P型阱区电气分离的情况下，优选准备N型的半导体衬底，但是，在该P型 阱区为半导体集成电路装置上的最低电位的情况下，可W使用更加廉价的P型半导体衬底。 [020^ W使该P型阱区5的杂质浓度为7Xl0i5/cm3至7Xl0i6/cm 3之间的值且深度达至化皿 至IOwii的方式来选择杂质注入量W及热扩散的条件。更加详细地，是通过使杂质注入面积 密度为1 X lOU/cm2至1 X IQU/cm2并使热扩散W1100°C至1200°C的溫度进行几小时至十几 小时的热处理来实现的。
[0203] 接下来，为了使元件彼此电气分离而采用LOCOS法等，将基于娃氧化膜的元件分离 区13形成于P型阱区5的周围，同时，规定被该元件分离区包围的半导体非易失性存储元件 区域(2)。
[0204] 接下来，利用离子注入法在本半导体非易失性存储元件的成为漏区的预定的区域 注入As或P的N型杂质，形成N型高浓度杂质区17和第IN型低浓度杂质区18(3)。
[0205] N型高浓度杂质区17作为下部电极，该下部电极用于之后将电子或空穴等载流子 经由娃氧化膜隧道注入至上部的浮栅电极，在该载流子注入时施加正侧的高电压的情况 下，优选的是，为了抑制N型高浓度杂质区表面的耗尽化而W5Xl〇i 8/cm3W上的杂质浓度注 入As来形成N型高浓度杂质区17。使此时的注入能量为能够通过半导体衬底表面的氧化膜 的程度的大小，例如IOOkeV左右。
[0206] 另外，关于第IN型低浓度杂质区18,为了获得期望值W上的漏耐压，优选Wl X l〇u/cm3 W上且1 XlOiVcm3W下的杂质浓度注入P来形成。此外，通过将注入能量设定为 90keVW上，能够形成比前面的N型高浓度杂质区17深的扩散，能够将与N型高浓度杂质区17 的下方的P型阱区5的PN结耐压设定得较高。
[0207] 接下来，为了将该半导体非易失性存储元件形成为常开启型的耗尽型M0SFET，W 使阔值电压达到负的期望值的方式利用离子注入法将As或P的N型杂质注入于沟道形成预 定区域，由此形成N型沟道杂质区10(4)。
[0208] 接下来，利用热氧化法或CVD(化学气相沉积）法等，在沟道形成预定区域形成 100 A至200 A左右的膜厚的第1栅绝缘膜9,在漏形成预定区域形成膜厚比第1栅绝缘膜的 膜厚更厚的、几百A左右的第2栅绝缘膜14(5)。
[0209] 为了形成2个膜厚的栅绝缘膜，可W通过下述方式来实现:首先，作为利用热氧化 法形成的娃氧化膜，将较厚一方的第2栅绝缘膜形成于整个元件区域，之后，实施基于光刻 技术和HF等的蚀刻处理而将漏形成预定区域W外的区域的第2栅绝缘膜去除，接着，作为利 用热氧化法形成的娃氧化膜，形成第1栅绝缘膜。
[0210] 该方法中，第2栅绝缘膜被暴露在第1栅绝缘膜形成时的热氧化处理中，从而构成 第2栅绝缘膜的娃氧化膜进行再生长。不过，由于第2栅绝缘膜已经具有较厚的膜厚，因此， 在较薄的栅绝缘膜即第1栅绝缘膜形成时的热氧化处理时，氧到达娃之前的速度变慢，膜厚 生长非常慢，生长量也较少。因此，对于两次热氧化处理之后的第2栅绝缘膜的膜厚，第一次 的热氧化处理的影响是支配性的，膜厚预测也容易。
[0211] 接下来，在第1、第2栅绝缘膜上淀积多晶娃层，利用离子注入法或热扩散法进行高 浓度的杂质注入W达到1 X IOiVcm3W上，然后实施光刻技术和干蚀刻处理来形成半导体非 易失性存储元件的浮栅电极7。此时，关于浮栅电极7和第2栅绝缘膜，设定用于进行基于隧 道的载流子注入的重叠部分(6)。
[0212] 接下来，为了形成第3栅绝缘膜15而利用热氧化法或CV的去等在半导体非易失性存 储元件的浮栅电极上淀积绝缘膜。然后，接着淀积多晶娃层，利用离子注入法或热扩散法进 行高浓度的杂质注入W达到IX l〇i9/cm3W上，使用光刻技术和干蚀刻处理来构图形成控制 栅电极8。
[0213] 此时，也可W利用1次光刻和干蚀刻处理一并形成上述浮栅电极和控制栅电极。 良P，在第1、第2栅绝缘膜上淀积多晶娃层，利用离子注入法或热扩散法进行高浓度的杂质注 入W达到I X l〇i9/cm3W上，接着，直接利用热氧化法或CV的去等淀积第3栅绝缘膜，再接着淀 积多晶娃层，利用离子注入法或热扩散法进行高浓度的杂质注入W达到IX IOiVcm3W上， 随后，采用光刻技术和干蚀刻处理，通过一并构图而形成控制栅电极8和浮栅电极7。
[0214] 接下来，为了形成半导体非易失性存储元件的源区/漏区12,利用离子注入法注入 As或P的N型杂质W达至Ijl X l〇2Vcm3W上(8)。
[0215] 至此为止为基于图20中的（1)~图20中的（4) W及图21中的（5)~图21中的（8)的 工序流程图的说明。
[0216] 接下来，虽然未图示，但整体淀积由氧化膜构成的绝缘膜，并在规定的位置形成接 触孔之后，为了施加半导体非易失性存储元件的栅/源/漏/基的电位而利用金属膜的瓣射 和构图来形成金属布线。
[0217] 另外，为了制造利用图14进行了说明的、将图10的多晶娃的2层栅电极结构形成为 1层的、第5实施例所示的结构，在上述制造方法中，直到图21中的(6)的在第1、第2栅绝缘膜 上形成浮栅电极7的工序之前是共同的。之后，形成半导体非易失性存储元件的源区/漏区 12,能够同样地进行制造。控制栅电极8例如可W兼用N型高浓度杂质区17的杂质和结构/工 序来进行制造。
[0218] 接下来，基于图22中的（1)~图22中的（4)的工序流程图对用于制造图11的第2实 施例的结构的半导体非易失性存储元件的制造方法进行说明。第2实施例与第1实施例的差 异在于，由于追加了图11中的第2N型低浓度杂质区19,因此，图22也相应地简化了后一半的 工序。
[0219] 首先，准备P型或N型的半导体衬底1，在半导体非易失性存储元件的形成区域内形 成P型阱区5,并进一步在P型阱区5的内部形成第2N型低浓度杂质区19(1)。
[0220] 关于该P型阱区5, W使B或BF2的P型杂质的杂质浓度为7 X IQis/cm3至7 X l〇i6/cm3 之间的值且深度到达6WI1至IOwii的方式来选择杂质注入量W及热扩散的条件。更加详细地， 是通过使杂质注入面积密度为1 X l〇i2/cm2至1 X IQU/cm2并使热扩散W1100°C至1200°C的 溫度进行几小时至十几小时的热处理来实现的。
[022。 另外，关于N型低浓度杂质区19，W使P或As的N型杂质的杂质浓度为2 X IQis/cm3至 2X IOiVcm3之间且深度达到3WI1至6WI1的方式来选择杂质注入W及热扩散条件。该热扩散可 W与上述P型阱区形成时的热处理兼用，也可W在其后追加进行。
[0222] 接下来，虽然未图示，为了使元件彼此电气分离而采用LOCOS法等，形成基于娃氧 化膜的元件分离区13,同时，规定被该元件分离区包围的半导体非易失性存储元件区域。
[0223] 接下来，利用离子注入法在该半导体非易失性存储元件的成为漏区的预定的区域 内注入As或P的N型杂质，形成N型高浓度杂质区17和第IN型低浓度杂质区18(2)。
[0224] 关于N型高浓度杂质区17,优选W5Xl〇i8/cm3W上的杂质浓度注入As来形成，注入 能量可W设为能够通过半导体衬底表面的氧化膜的IOOkeV左右。
[0225] 另外，关于第IN型低浓度杂质区18,优选Wl X IOiVcm3W上且1 X l〇i8/cm3W下的 杂质浓度注入P来形成。通过将注入能量设定为90keVW上，能够形成比前面的N型高浓度杂 质区17深的扩散，能够将与N型高浓度杂质区17的下方的P型阱区5的PN结耐压设定得较高。
[0226] 然后，实施前面在图20中的(4)中进行了说明的N型沟道杂质区的形成，并且，实施 在图21中的(5)中进行了说明的第1栅绝缘膜和第2栅绝缘膜的形成。
[0227] 接下来，再次返回图22,在第1、第2栅绝缘膜上淀积多晶娃层，并利用离子注入法 或热扩散法进行高浓度的杂质注入W达到1 X IOiVcm3W上，实施光刻技术和干蚀刻处理来 形成半导体非易失性存储元件的浮栅电极7(3)。
[0228] 接下来，实施在图21中的(7)中进行了说明的第3栅绝缘膜和浮栅电极的形成。
[0229] 接下来，为了形成半导体非易失性存储元件的源区/漏区，利用离子注入法注入As 或P的N型杂质W达到1 X 102%1113^上(4)。
[0230] 接下来，虽然未图示，整体淀积由氧化膜构成的绝缘膜，在规定的位置形成接触 孔，之后，为了施加半导体非易失性存储元件的栅/源/漏/基的电位，利用金属膜的瓣射和 构图来进行金属布线的形成。
[0231] 另外，为了制造图15中进行了说明的、将图11的多晶娃的2层栅电极结构形成为1 层的第6实施例所示的结构，在上述制造方法中，在图22中的（3)的在第1、第2栅绝缘膜上形 成浮栅电极7的工序之前是共同的。之后，能够形成半导体非易失性存储元件的源区/漏区 12,同样地进行制造。控制栅电极8例如可W兼用N型高浓度杂质区17的杂质和结构/工序来 进行制造。
[0232] 接下来，基于图23中的（1)~图23中的（4) W及图24中的巧）~图24中的（6)的工序 流程图，对用于制造图12的第3实施例的结构的半导体非易失性存储元件的制造方法进行 说明。
[0233] 首先，准备P型或N型的半导体衬底1，在半导体非易失性存储元件的形成区域形成 P型阱区5,并进一步在P型阱区5的内部形成第2N型低浓度杂质区19和第IN型低浓度杂质区 18。关于P型阱区5和第2N型低浓度杂质区19,利用在第2实施例的制造方法中进行了说明的 那样的方法来形成，关于第IN型低浓度杂质区18,将As或P的N型杂质调整成IX lOU/cm3至1 X IQis/cm3的杂质浓度来形成。而且，该位置被预先形成，W覆盖之后形成的在N型沟道杂质 区附近形成的较厚的氧化膜的下方(1)。
[0234] 接下来，利用LOCOS法形成用于使元件彼此电气分离的元件分离区13,接下来，在 第IN型低浓度杂质区18上形成较厚的氧化膜。优选该第IN型低浓度杂质区18上的较厚的氧 化膜为1000 A W上的厚度，但也可W如图12中说明的那样，采取与元件分离区的LOCOS氧化 膜13同时形成来抑制工序增加的方法(2)。
[0235] 接下来，利用离子注入法在该半导体非易失性存储元件的成为漏区的预定的区域 内注入As或P的N型杂质，形成N型高浓度杂质区17。接下来，为了将该半导体非易失性存储 元件形成为常开启型的耗尽型MOSFET，利用离子注入法将As或P的N型杂质注入沟道形成预 定区域，形成N型沟道杂质区10(3)。
[0236] 接下来，利用热氧化法或CVD法等，在漏形成预定区域的一部分，W与前面形成的 LOCOS氧化膜接触的方式在N型高浓度杂质区17上形成膜厚比第1栅绝缘膜的膜厚更厚的第 2栅绝缘膜14,接下来，在沟道形成预定区域上形成第1栅绝缘膜9。如在图21中的（5)的说明 中那样，关于2个膜厚的栅绝缘膜的分别制造，可W通过下述方式来实现:首先，形成较厚的 第2栅绝缘膜后，实施光刻技术和基于HF等的蚀刻处理而将漏形成预定区域W外的区域的 第2栅绝缘膜去除，接着，形成第1栅绝缘膜(4)。
[0237] 接下来，在第1、第2栅绝缘膜上淀积多晶娃层，并利用离子注入法或热扩散法进行 高浓度的杂质注入W达到IX IOiVcm3W上，实施光刻技术和干蚀刻处理来形成半导体非易 失性存储元件的浮栅电极7。此时，对浮栅电极7和第2栅绝缘膜14预先设定用于进行基于隧 道的载流子注入的重叠部分(5)。
[0238] 接下来，虽然未图示，与图21中的（7)中说明过的相同，进行第3栅绝缘膜15和控制 栅电极8的形成。
[0239] 并且，为了形成半导体非易失性存储元件的源区/漏区，利用离子注入法注入As或 P的N型杂质W达到1 X l〇2Vcm3 W上(6)。
[0240] 至此为止为基于图23中的（1)~图23中的（4) W及图24中的（5)~图24中的（6)的 工序流程图的说明。
[0241] 接下来，虽然未图示，整体淀积由氧化膜构成的绝缘膜，并在规定的位置形成接触 孔，之后，为了施加半导体非易失性存储元件的栅/源/漏/基的电位而利用金属膜的瓣射和 构图来形成金属布线。
[0242] 另外，为了制造利用图16进行了说明的、将图12的多晶娃的2层栅电极结构形成为 1层的第7实施例所示的结构，在上述制造方法中，在图24中的（5)的在第1、第2栅绝缘膜上 形成浮栅电极7的工序之前是共同的。之后，能够形成半导体非易失性存储元件的源区/漏 区12,同样地进行制造。控制栅电极8例如可W兼用N型高浓度杂质区17的杂质和结构/工序 来进行制造。
[0243] 接下来，基于图25中的（1)~图25中的（4)的工序流程图对用于制造图13的第4实 施例的结构的半导体非易失性存储元件的制造方法进行说明。
[0244] 首先，准备P型或N型的半导体衬底1，将第2N型低浓度杂质区19W与P型低浓度杂 质区20部分重叠的方式形成于半导体非易失性存储元件的形成区域。关于N型低浓度杂质 区19，使用P或As的N型杂质，W使杂质浓度为2 X l〇i6/cm3至2 X 10"/cm3之间且深度达至Ij3皿 至6WI1的方式来选择杂质注入W及热扩散条件，关于P型低浓度杂质区20,如图13中说明的 那样，使B或BF2为2Xl〇i 6/cm3至2Xl〇iVcm3左右的杂质浓度且同时设定得比N型低浓度杂 质区19浓，由此来提高漏耐压(1)。
[0245] 接下来，虽然未图示，在之后的漏形成预定区域，使用As或P的N型杂质并调整成1 Xiou/cm3至lXl〇i8/cm3的杂质浓度，来形成第IN型低浓度杂质区18。
[0246] 接下来，利用LOCOS法形成用于使元件彼此电气分离的元件分离区13,接下来，在 第IN型低浓度杂质区18上形成较厚的氧化膜。优选该第IN型低浓度杂质区18上的较厚的氧 化膜为1000 A W上的厚度，但如图12中说明的那样，也可W采取与元件分离区的LOCOS氧化 膜13同时形成W抑制工序增加的方法(2)。
[0247] 接下来，虽然未图示，进行N型沟道杂质区10的形成W及第1和第2栅绝缘膜9、14的 形成。
[0248] 接下来，在第1、第2栅绝缘膜上淀积多晶娃层，并利用离子注入法或热扩散法进行 高浓度的杂质注入W达到IX l〇i9/cm3W上，实施光刻技术和干蚀刻处理来形成半导体非易 失性存储元件的浮栅电极7(3)。
[0249] 接下来，虽然未图示，进行第3栅绝缘膜15和控制栅电极8的形成。
[0250] 接下来，为了形成半导体非易失性存储元件的源区/漏区，利用离子注入法注入As 或P的N型杂质W达到1 X IO2Vcm3W上(4)。
[0251] 接下来，虽然未图示，整体淀积由氧化膜构成的绝缘膜，在规定的位置形成接触 孔，之后，为了施加半导体非易失性存储元件的栅/源/漏/基的电位而利用金属膜的瓣射和 构图来形成金属布线。
[0252] 另外，为了制造利用图17进行了说明的、将图13的多晶娃的2层栅电极结构形成为 1层的、第8实施例所示的结构，在上述制造方法中，在图25中的（3)的在第1、第2栅绝缘膜上 形成浮栅电极7的工序之前是共同的。之后，能够形成半导体非易失性存储元件的源区/漏 区12,同样地进行制造。控制栅电极8例如可W兼用N型高浓度杂质区17的杂质和结构/工序 来进行制造。
[0253] 在上述第1至第4实施例的制造方法中，形成第1绝缘膜和第2绝缘膜的方法是共同 的。如果将该方法作为形成栅绝缘膜的第1制造方法，W提高性能或低成该等为目的，可W 采用下述的第2至第5方法。
[0254] 第2方法是下述运样的方法:不采用第1方法中的、由形成较厚的氧化膜/局部地去 除该氧化膜/形成较薄的氧化膜构成的3个阶段的工序，而是利用1次热氧化处理来同时形 成第1和第2运2个厚度的栅绝缘膜。
[025引具体的方法是，如图26中的（1)所示，首先，使用As, WlX 10"/cm3W上的较高的杂 质浓度来形成前面的N型高浓度杂质区17。
[0256] 接下来，利用使用了水蒸气的湿氧化、或将氧气和氨气导入炉内使其反应的热氧 化法生成栅绝缘膜，由此利用增速氧化效果仅将N型高浓度杂质区17上形成得较厚、而将其 他区域形成得较薄，由此得到图26中的(2)所示的形状。
[0257] 该情况下，例如，如果将第1栅绝缘膜的膜厚形成为150 A，则能够将第2栅绝缘膜 的膜厚形成为大约沸OA。,半导体衬底的晶格的错乱程度越大，则该增速氧化效果由于氧 的进入或反应就越显著，因此，无论该杂质是N型还是P型，只要半导体衬底内的杂质浓度较 高，就能够与该晶格的错乱对应地获得增速氧化效果。但是，特别是在作为栅绝缘膜使用的 情况下，优选在N型的杂质区上生长的氧化膜。因此，该方法可W说是对于脚勾道型的半导体 非易失性存储元件有效的方法。在此，不优选P型杂质的理由是，由于在热氧化处理中，P型 杂质会进入氧化膜内，因此，氧化膜的品量的下降变得显著。
[0258] 上述方法存在W下运样的效果：能够将3个阶段的工序减少为1个阶段，能够削减 工序成本并缩短工序时间。
[0259] 接下来，基于图27中的（1)~图27中的（3)对形成第1和第2栅绝缘膜的第3方法进 行说明。
[0260] 第3方法中，首先，预先在整个面上淀积IOOA至400 A的膜厚的多晶娃层21A(1)。
[0261] 接下来，利用光刻技术和蚀刻技术将第2栅绝缘膜预定区域W外的区域的多晶娃 层21A去除，留下多晶娃层21B(2)
[0262] 接下来，在该状态下进行用于形成第1栅绝缘膜的热氧化处理，在半导体衬底上形 成娃氧化膜(9、14)。此时，将第2栅绝缘膜设定成在第1栅绝缘膜生成时的热氧化处理中多 晶娃21B完全氧化的膜厚，从而能够利用将多晶娃氧化生成的氧化膜构成第2栅绝缘膜。在 此，利用多晶娃的理由是，利用内部包含的晶格错乱，能够使氧化速度与通常的单晶娃相 比，形成为1.5至2倍的速度(3)。
[0263] 该第3方法与第1方法相比较，不需要用于形成较厚的第2栅绝缘膜的、长时间和高 溫的热处理，因此，存在下述运样的效果:抑制N型沟道杂质或第1、第2N型低浓度杂质等浓 度较低的杂质由于高溫热处理而产生偏差，促进元件特性的高精度化。
[0264] 基于图28中的（1)~图28中的（3)对第4方法进行说明。首先，利用热氧化法预先在 整个面上形成10 A至100 A的膜厚的底层娃氧化膜之后，利用LPCVD(低压力化学气相沉积） 等方法在其上的整个面上淀积100 A至200 A的SiN层22(1)。
[0265] 接下来，利用光刻技术将第1栅绝缘膜预定区域W外的区域的SiN层去除(2)。
[0266] 接下来，在该状态下，利用热氧化法来进行用于形成第2栅绝缘膜的几百A左右的 膜厚的娃氧化膜的形成。此时，由于第1栅绝缘膜被反应性较低的SiN覆盖，因此，氧化膜几 乎不在其上生长。由此，能够将第1栅绝缘膜形成为几十A的娃氧化膜和IOO A至200 A的 SiN的层叠膜，并将第2栅绝缘膜形成为几百A的娃膜运样的结构(3)。
[0267] 该第4方法具有运样的优点：能够使第1栅绝缘膜9高电容化，缩小栅电极尺寸并且 实现伴随于此的低成本化，对于浮栅电极内的载流子的泄漏等导致的电荷Q的减少，能够减 小阔值电压变动量。
[0268] 基于图29中的（1)~图29中的(4)对第5方法进行说明。首先，与第1方法同样地，在 整个面上形成100 A至1000 A的第2栅绝缘膜作为利用热氧化法形成的娃氧化膜(1)。
[0269] 接下来，与第1方法同样地，利用光刻技术和蚀刻技术将沟道形成预定区域的第2 栅绝缘膜去除(2)。
[0270] 接下来，利用热氧化法形成第1栅绝缘膜，但是，在此，将第1栅绝缘膜的膜厚形成 为比第1方法的第1栅绝缘膜薄的、掷A至100 A的膜厚(3)。
[0271] 接下来，在氨气环境中W1000°CW上的溫度来实施热氮化处理。于是，氮扩散至第 1栅绝缘膜下方的与半导体衬底的界面并与半导体衬底发生反应，从而形成IA至20 A左右 的厚度的SiN层。另一方面，由于第2栅绝缘膜厚度足够厚，因此，氮通过扩散而到达与第2栅 绝缘膜的界面的量非常少，不会形成越阻碍载流子沟道的绝缘性高的SiN层(4)。
[0272] 由于该第5方法中的构成第1栅绝缘膜的娃氧化膜薄至100 A W下，因此，担屯、高溫 下的泄漏电流会导致浮栅电极内的载流子的逸散。但是，利用该氧化膜的下方的SiN层能够 得到高的绝缘性，因此，能够抑制该泄漏，同时，还能够一并实现第1栅绝缘膜的高电容化。
[0273] 关于SiN膜的形成，还同样地实施第4方法，但是，在第4方法那样的基于CVD的方法 中，存在]00 A W下的膜厚的控制性变差、元件特性不一致运样的问题。在第5方法那样的基 于热氮化的方法中，能够稳定地形成更薄的SiN,对于元件特性的高精度化是有效的。
[0274] 本发明可W不限于应用到W上叙述的那样的降压型串联调压器或电压检测器中。 通过采用能够根据来自调整用输入端子的输入电信号而使阔值电压可变的存储器端子，能 够在包含基准电压电路的各种半导体集成电路装置中，根据输入电信号来使输出电压可 变。因此，本发明当然还可W应用于电源管理ICW外的用途。
【主权项】
1. 一种半导体非易失性存储元件，其特征在于， 所述半导体非易失性存储元件具有： 半导体衬底； 第1导电型的阱区，其形成于所述半导体衬底内； 高浓度源区和第1高浓度漏区，它们分离地形成于所述阱区内并具有第2导电型的高浓 度杂质； 第1栅绝缘膜，其在所述高浓度源区和所述第1高浓度漏区之间形成于与所述高浓度源 区相邻的所述半导体衬底上； 第2栅绝缘膜，其在所述高浓度源区和所述第1高浓度漏区之间形成于与所述第1高浓 度漏区相邻的所述半导体衬底上； 第2导电型的第2高浓度漏区，其与所述高浓度源区分离，包含所述第2栅绝缘膜的下方 的区域，并形成于与所述第1高浓度漏区重叠的区域； 第2导电型的第1低浓度漏区，其与所述高浓度源区分离，包含所述第1栅绝缘膜的下方 和所述第2栅绝缘膜的下方的区域，并形成于与所述第1高浓度漏区和所述第2高浓度漏区 重叠的区域； 第2导电型的沟道杂质区，其在所述第1栅绝缘膜的下方形成于所述高浓度源区与所述 第1低浓度漏区之间； 浮栅电极，其由含有高浓度杂质的多晶娃构成并形成于所述第1栅绝缘膜和所述第2栅 绝缘膜上； 第3栅绝缘膜，其形成于所述浮栅电极上；W及 控制栅电极，其由含有高浓度杂质的多晶娃构成并形成于所述第3栅绝缘膜上， 所述第2栅绝缘膜的膜厚比所述第1栅绝缘膜的膜厚厚， 所述阱区包含所述高浓度源区、所述第1高浓度漏区、所述第2高浓度漏区、所述第1低 浓度漏区W及所述沟道杂质区，并形成至比运些区域深的位置。2. 根据权利要求1所述的半导体非易失性存储元件，其特征在于， 在包含所述第1高浓度漏区、所述第2高浓度漏区W及所述第1低浓度漏区的一部分的 区域中，具有形成至比所述第1低浓度漏区深的位置的第2低浓度漏区。3. 根据权利要求2所述的半导体非易失性存储元件，其特征在于， 在所述第1栅绝缘膜与所述第2栅绝缘膜之间、且在包含所述第1低浓度漏区的一部分 的区域的上方，还具有膜厚比所述第1栅绝缘膜和所述第2栅绝缘膜的膜厚厚的绝缘膜。4. 根据权利要求3所述的半导体非易失性存储元件，其特征在于， 所述第2低浓度漏区被配置在包含所述第2高浓度漏区和所述第1低浓度漏区的区域 中， 所述阱区包含所述高浓度源区和所述沟道杂质区，并具有比所述第2低浓度漏区高的 杂质浓度。5. 根据权利要求2~4中的任意一项所述的半导体非易失性存储元件，其特征在于， 所述第2低浓度漏区的杂质是2 X l〇i6cm3 W上2 X l〇i7cm3 W下的As或P。6. -种半导体非易失性存储元件，其特征在于， 所述半导体非易失性存储元件具有： 半导体衬底； 第1导电型的阱区，其形成于所述半导体衬底内； 高浓度源区和第1高浓度漏区，它们分离地形成在所述阱区内并具有第2导电型的高浓 度杂质； 第1栅绝缘膜，其在所述高浓度源区和所述第1高浓度漏区之间形成于与所述高浓度源 区相邻的所述半导体衬底上； 第2栅绝缘膜，其在所述高浓度源区和所述第1高浓度漏区之间形成于与所述第1高浓 度漏区相邻的所述半导体衬底上； 第2导电型的第2高浓度漏区，其与所述高浓度源区分离，包含所述第2栅绝缘膜的下方 的区域，并形成于与所述第1高浓度漏区重叠的区域； 第2导电型的第1低浓度漏区，其与所述高浓度源区分离，包含所述第1栅绝缘膜的下方 和所述第2栅绝缘膜的下方的区域，并形成于与所述第1高浓度漏区和所述第2高浓度漏区 重叠的区域； 第2导电型的沟道杂质区，其在所述第1栅绝缘膜的下方形成于所述高浓度源区与所述 第1低浓度漏区之间； 浮栅电极，其由含有高浓度杂质的多晶娃构成，并形成于所述第1栅绝缘膜和所述第2 栅绝缘膜上； 控制栅电极，其由具有第2导电型的高浓度杂质的扩散区域构成，并形成于离开所述沟 道杂质区的位置的所述阱区内；W及 第3栅绝缘膜，其形成于延伸至作为所述控制栅电极的扩散区域的上方的所述浮栅电 极、与作为所述控制栅电极的扩散区域之间， 所述第2栅绝缘膜的膜厚比所述第1栅绝缘膜的膜厚厚， 所述阱区包含所述高浓度源区、所述第1高浓度漏区、所述第2高浓度漏区、所述第1低 浓度漏区W及所述沟道杂质区，并形成至比运些区域深的位置。7. 根据权利要求6所述的半导体非易失性存储元件，其特征在于， 所述第1高浓度漏区的杂质是IX 102%?上的浓度的As或P， 所述第2高浓度漏区的杂质是5Xl〇i8cm3W上的As或P， 所述第1低浓度漏区的杂质是1 X l〇i7cm3W上且1 X l〇i8cm3W下的As或P， 所述阱区的杂质是7 X l〇i5cm3至7 X l〇i6cm3的浓度的棚。8. 根据权利要求6所述的半导体非易失性存储元件，其特征在于， 所述第1栅绝缘膜具有100 A至如0 A的厚度。9. 根据权利要求6所述的半导体非易失性存储元件，其特征在于， 所述第1栅绝缘膜是SiON，所述第2栅绝缘膜是Si02。10. 根据权利要求6所述的半导体非易失性存储元件，其特征在于， 所述第1栅绝缘膜是SiN，所述第2栅绝缘膜是Si化。11. 一种半导体非易失性存储元件的制造方法，其包括W下工序： P型阱区形成工序，在半导体衬底上形成由P型杂质构成的P型阱区； 元件分离绝缘膜形成工序，在所述P型阱区的周围形成LOCOS氧化膜； N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度杂质 区； N型低浓度区形成工序，形成N型杂质浓度比所述N型高浓度杂质区低且扩散得比所述N 型高浓度杂质区深的第IN型低浓度杂质区； 沟道区形成工序，在所述P型阱区内的沟道形成预定区域形成N型杂质区； 栅绝缘膜形成工序，在所述漏形成预定区域中，W与所述N型高浓度杂质区重叠的方式 形成第2栅绝缘膜，在所述沟道形成预定区域中，形成比所述第2栅绝缘膜薄的第1栅绝缘 膜； 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成由含有杂质的多 晶娃层构成的浮栅电极，在所述浮栅电极上形成第3栅绝缘膜，在所述第3栅绝缘膜上形成 由含有杂质的多晶娃层构成的控制栅电极；W及 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。12. 根据权利要求11所述的半导体非易失性存储元件的制造方法，其特征在于， 所述P型阱区形成工序包括下述工序:在所述漏形成预定区域形成比所述第1N型低浓 度杂质区扩散得深的第2N型低浓度区。13. -种半导体非易失性存储元件的制造方法，其包括W下工序： P型阱区形成工序，在半导体衬底上形成由P型杂质构成的P型阱区； N型低浓度区形成工序，在所述P型阱区内形成第1N型低浓度杂质区、W及杂质浓度比 所述第1N型低浓度杂质区低且扩散得比所述第1N型低浓度杂质区深的第2N型低浓度区； 元件分离绝缘膜形成工序，在所述P型阱区的周围和所述第1N型低浓度杂质区上形成 LOCOS氧化膜； N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度杂质 区； 沟道区形成工序，在所述P型阱区内的沟道形成预定区域形成N型杂质区； 栅绝缘膜形成工序，在所述N型高浓度杂质区上的一部分，W与形成于所述第1N型低浓 度杂质区上的LOCOS氧化膜相接的方式形成第2栅绝缘膜，在所述沟道形成预定区域形成比 所述第2栅绝缘膜薄的第1栅绝缘膜； 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成由含有杂质的多 晶娃层构成的浮栅电极，在所述浮栅电极上形成第3栅绝缘膜，在所述第3栅绝缘膜上形成 由含有杂质的多晶娃层构成的控制栅电极；W及 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。14. 一种半导体非易失性存储元件的制造方法，其包括W下工序： 第1低浓度区形成工序，在半导体衬底上W部分重叠的方式形成P型低浓度杂质区和第 2N型低浓度杂质区； 第2低浓度区形成工序，在所述第2N型低浓度杂质区内形成第1N型低浓度杂质区； 元件分离绝缘膜形成工序，在所述P型低浓度杂质区和所述第2N型低浓度杂质区的周 围W及所述第1N型低浓度杂质区上形成LOCOS氧化膜； N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度杂质 区； 沟道区形成工序，在所述P型低浓度杂质区内的沟道形成预定区域形成N型杂质区； 栅绝缘膜形成工序，在所述N型高浓度杂质区上的一部分，W与形成于所述第IN型低浓 度杂质区上的LOCOS氧化膜相接的方式形成第2栅绝缘膜，在所述沟道形成预定区域形成比 所述第2栅绝缘膜薄的第1栅绝缘膜； 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成由含有杂质的多 晶娃层构成的浮栅电极，在所述浮栅电极上形成第3栅绝缘膜，在所述第3栅绝缘膜上形成 由含有杂质的多晶娃层构成的控制栅电极；W及 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。15. 根据权利要求11~14中的任意一项所述的半导体非易失性存储元件的制造方法， 其中， 所述栅绝缘膜形成工序包括同时形成所述第1栅绝缘膜和所述第2栅绝缘膜的工序。16. 根据权利要求11~14中的任意一项所述的半导体非易失性存储元件的制造方法， 其中， 所述栅绝缘膜形成工序包括下述工序:形成100Λ至400 A的厚度的多晶娃层，仅将所 述沟道形成预定区域上的所述多晶娃层去除，使未去除而留下的所述多晶娃层完全氧化， 形成娃氧化膜，由此形成所述第2栅绝缘膜。17. 根据权利要求11~14中的任意一项所述的半导体非易失性存储元件的制造方法， 其中， 所述栅绝缘膜形成工序包括下述工序： 利用热氧化法在所述半导体非易失性存储元件的形成预定区域内形化！0 A至10Q.A的 厚度的娃氧化膜，在所述娃氧化膜上淀积100 A至200 A的娃氮化膜，由此形成所述第1栅绝 缘膜， 仅将所述沟道形成预定区域W外的区域上的所述娃氮化膜去除，利用热氧化法形成娃 氧化膜，由此在漏形成预定区域形成所述第2栅绝缘膜。18. 根据权利要求11~14中的任意一项所述的半导体非易失性存储元件的制造方法， 其中， 所述栅绝缘膜形成工序包括下述工序： 利用热氧化法形成由100 A至I000A的厚度的娃氧化膜构成的栅绝缘膜，仅将所述沟 道形成预定区域上的所述栅绝缘膜去除，由此形成所述第2栅绝缘膜， 接下来，利用热氧化法形成30 A至ΙΟΟΛ的厚度的娃氧化膜，利用在氨气环境中W1000 上的溫度进行热处理的热氮化法，在所述30Α至100 A的厚度的娃氧化膜的下方形成 1A至幼A的娃氮化膜，由此形成所述第1栅绝缘膜。19. 一种半导体非易失性存储元件的制造方法，其包括W下工序： P型阱区形成工序，在半导体衬底上形成由P型杂质构成的P型阱区； 元件分离绝缘膜形成工序，在所述P型阱区的周围形成LOCOS氧化膜； N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度杂质 区； N型低浓度区形成工序，形成N型杂质浓度比所述N型高浓度杂质区低且扩散得比所述N 型高浓度杂质区深的第1N型低浓度杂质区； 沟道区形成工序，在所述P型阱区内的沟道形成预定区域形成N型杂质区； 栅绝缘膜形成工序，在所述漏形成预定区域中，W与所述N型高浓度杂质区重叠的方式 形成第2栅绝缘膜，在所述沟道形成预定区域形成比所述第2栅绝缘膜薄的第1栅绝缘膜； 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成由含有杂质的多 晶娃层构成的浮栅电极；W及 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。20. 根据权利要求19所述的半导体非易失性存储元件的制造方法，其特征在于， 所述P型阱区形成工序包括在所述漏形成预定区域形成比所述第1N型低浓度杂质区扩 散得深的第2N型低浓度区的工序。21. -种半导体非易失性存储元件的制造方法，其包括W下工序： P型阱区形成工序，在半导体衬底上形成由P型杂质构成的P型阱区； N型低浓度区形成工序，在所述P型阱区内形成第1N型低浓度杂质区、W及杂质浓度比 所述第1N型低浓度杂质区低且扩散得比所述第1N型低浓度杂质区深的第2N型低浓度杂质 区； 元件分离绝缘膜形成工序，在所述P型阱区的周围和所述第1N型低浓度杂质区上形成 LOCOS氧化膜； N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度杂质 区； 沟道区形成工序，在所述P型阱区内的沟道形成预定区域形成N型杂质区； 栅绝缘膜形成工序，在所述N型高浓度杂质区上的一部分，W与形成于所述第1N型低浓 度杂质区上的LOCOS氧化膜相接的方式形成第2栅绝缘膜，在所述沟道形成预定区域形成比 所述第2栅绝缘膜薄的第1栅绝缘膜； 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成由含有杂质的多 晶娃层构成的浮栅电极；W及 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。22. -种半导体非易失性存储元件的制造方法，其包括W下工序： 第1低浓度区形成工序，在半导体衬底上W部分重叠的方式形成P型低浓度杂质区和第 2N型低浓度杂质区； 第2低浓度区形成工序，在所述第2N型低浓度杂质区内形成第1N型低浓度杂质区； 元件分离绝缘膜形成工序，在所述P型低浓度杂质区和所述第2N型低浓度杂质区的周 围W及所述第1N型低浓度杂质区上形成LOCOS氧化膜； N型高浓度杂质区形成工序，在漏形成预定区域形成由N型杂质构成的N型高浓度杂质 区； 沟道区形成工序，在所述P型低浓度杂质区内的沟道形成预定区域形成N型杂质区； 栅绝缘膜形成工序，在所述N型高浓度杂质区上的一部分，W与形成于所述第1N型低浓 度杂质区上的LOCOS氧化膜相接的方式形成第2栅绝缘膜，在所述沟道形成预定区域形成比 所述第2栅绝缘膜薄的第1栅绝缘膜； 栅电极形成工序，在所述第1栅绝缘膜和所述第2栅绝缘膜的上方形成由含有杂质的多 晶娃层构成的浮栅电极；W及 源/漏形成工序，在源形成预定区域和所述漏形成预定区域形成N型杂质区。
【文档编号】H01L27/115GK105845688SQ201610068986
【公开日】2016年8月10日
【申请日】2016年2月1日
【发明人】原田博文, 加藤伸二郎
【申请人】精工半导体有限公司