阵列基板及其制备方法
【专利摘要】本发明公开一种阵列基板及其制备方法。该阵列基板包括：第一绝缘层设置于基板上；源极图案设置于第一绝缘层内；环状栅极图案设置于第一绝缘层上且环绕于源极图案的外围；第二绝缘层覆盖于环状栅极图案上；半导体图案设置于环状栅极图案的环绕区域内且与源极图案的外露部分电性连接，半导体图案与环状栅极图案之间进一步由第二绝缘层电性绝缘；像素电极设置于第二绝缘层上且与半导体图案的远离基板的一侧电性连接。通过上述方式，本发明能够增加沟道的宽长比，进而提高开态电流。
【专利说明】
阵列基板及其制备方法
技术领域
[0001]本发明涉及阵列基板技术领域，特别是涉及一种阵列基板及其制备方法。
【背景技术】
[0002]在液晶面板工业中，目前的阵列基板通常采用底栅结构，而底栅结构的开态电流极为依赖沟道的宽长比。由于目前的阵列基板的制备工艺条件有限，沟道的长度到达5微米级别已很难再缩小，而增加沟道的宽度会牺牲一定的开口率。因此，现有技术的阵列基板的沟道的宽长比无法增加，进而无法增加底栅结构的开态电流。
【发明内容】
[0003]本发明的目的在于提供一种阵列基板及其制备方法，能够解决上述问题。
[0004]为实现上述目的，本发明采用的一个技术方案是:提供一种阵列基板，其包括:
[0005]基板；
[0006]第一绝缘层，设置于基板上；
[0007]源极图案，设置于第一绝缘层内；
[0008]环状栅极图案，设置于第一绝缘层上且环绕于源极图案的外围；
[0009]第二绝缘层，覆盖于环状栅极图案上，其中源极图案的远离基板的一侧经第一绝缘层和第二绝缘层至少部分外露；
[0010]半导体图案，设置于环状栅极图案的环绕区域内且与源极图案的外露部分电性连接，半导体图案与环状栅极图案之间进一步由第二绝缘层电性绝缘；
[0011]像素电极，设置于第二绝缘层上且与半导体图案的远离基板的一侧电性连接。
[0012]其中，阵列基板包括与源极图案电性连接的数据线，第一绝缘层包括缓冲层和钝化层，其中数据线形成于缓冲层内，并由钝化层覆盖。
[0013]其中，源极图案包括层叠设置的第一源极图案层和第二源极图案层，其中第一源极图案层与数据线为同一材料，第二源极图案层与环状栅极图案为同一材料。
[0014]其中，阵列基板包括与环状栅极图案电性连接的扫描线，第二绝缘层进一步覆盖扫描线。
[0015]其中，半导体图案与源极图案的外露部分直接接触。
[0016]其中，像素电极与半导体图案的远离基板的一侧直接接触。
[0017]为实现上述目的，本发明采用的另一个技术方案是:提供一种阵列基板的制备方法，其包括:
[0018]基板；
[0019]在基板上形成第一绝缘层以及设置于第一绝缘层内的源极图案，其中第一绝缘层至少部分外露源极图案的远离基板的一侧；
[0020]在第一绝缘层上形成环状栅极图案，其中环状栅极图案环绕于源极图案的外围；
[0021]在环状栅极图案上形成第二绝缘层，其中第二绝缘层至少部分外露源极图案的远离基板的一侧；
[0022]在环状栅极图案的环绕区域内形成半导体图案，其中半导体图案与源极图案的外露部分电性连接且与环状栅极图案之间由第二绝缘层电性绝缘；
[0023]在第二绝缘层形成像素电极，其中像素电极与半导体图案的远离基板的一侧电性连接。
[0024]其中，在基板上形成第一绝缘层以及设置于第一绝缘层内的源极图案的步骤包括:
[0025]在基板上形成缓冲层并进行图案化处理，以在缓冲层上形成与源极图案和数据线对应的沟槽；
[0026]在缓冲层上形成第一导电层并进行图案化处理，以在沟槽内形成第一源极图案层和数据线；
[0027]在缓冲层上形成钝化层并进行图案化处理，以在钝化层上形成至少部分外露第一源极图案层的开口。
[0028]其中，在第一绝缘层上形成环状栅极图案的步骤包括:
[0029]在钝化层上形成第二导电层并进行图案化处理，以在开口内形成第二源极图案层并在开口的外围形成环状栅极图案，其中第一源极图案层和第二源极图案层共同作为源极图案。
[0030]其中，在钝化层上形成第二导电层并进行图案化处理的步骤进一步包括:基板;形成与环状栅极图案电性连接的扫描线。
[0031]本发明的有益效果是:区别于现有技术的情况，本发明的阵列基板包括:基板;第一绝缘层，设置于基板上;源极图案，设置于第一绝缘层内；环状栅极图案，设置于第一绝缘层上且环绕于源极图案的外围；第二绝缘层，覆盖于环状栅极图案上，其中源极图案的远离基板的一侧经第一绝缘层和第二绝缘层至少部分外露;半导体图案，设置于环状栅极图案的环绕区域内且与源极图案的外露部分电性连接，半导体图案与环状栅极图案之间进一步由第二绝缘层电性绝缘;像素电极，设置于第二绝缘层上且与半导体图案的远离基板的一侧电性连接;相较于现有技术的阵列基板采用底栅结构，采用环状栅极结构，能够增加沟道的宽长比，进而提高开态电流。
【附图说明】
[0032]图1是本发明第一实施例的阵列基板的剖面图；
[0033]图2是图1中数据线与源极图案的平面图；
[0034]图3是图1中钝化层的平面图；
[0035]图4是图1中扫描线和环状栅极图案的平面图；
[0036]图5是图1中第二绝缘层的平面图；
[0037]图6是图1中半导体图案的平面图；
[0038]图7是图1中像素电极的平面图；
[0039]图8是图1中环状栅极图案的剖面图；
[0040]图9是本发明第一实施例的阵列基板的制备方法的流程图；
[0041]图10是图9中制备缓冲层的示意图；
[0042]图11是图9中制备第一源极图案层和数据线的示意图；
[0043]图12是图9中制备钝化层的示意图；
[0044]图13是图9中制备第二源极图案层和环状棚.极图案的不意图；
[0045]图14是图9中制备第二绝缘层的示意图；
[0046]图15是图9中制备半导体图案的不意图；
[0047]图16是图9中制备像素电极的示意图；
[0048]图17是本发明第一实施例的显示面板的结构示意图。
【具体实施方式】
[0049]请参见图1，图1是本发明第一实施例的阵列基板的剖面图。本实施例所揭示的阵列基板包括:扫描线G、数据线D、基板11、第一绝缘层12、源极图案13、环状栅极图案14、第二绝缘层15、半导体图案16以及像素电极17。
[0050]其中，基板11优选为玻璃基板。第一绝缘层12设置在基板11上，具体而言，第一绝缘层12包括缓冲层121和钝化层122，通过CVD (Chemical Vapor Depos it 1n，化学气相沉积)-Photo (曝光)-Dry (干刻)-Str (剥离)步骤，在基板11上形成缓冲层121。
[0051 ]通过PVD(Physical Vapor Deposit1n，物理气相沉积)-Photo_Wet(湿刻)_Str，在基板11上形成数据线D和源极图案13，由于缓冲层121的图案与数据线D的图案完全一致，因此在形成数据线D和源极图案13时无需额外增加一道光罩。
[0052]结合图2所示，数据线D与源极图案13电性连接，源极图案13和数据线D形成于缓冲层121内，即源极图案13和数据线D埋在缓冲层121内，能够使得源极图案13和数据线D与缓冲层121所在的平面平坦，避免设置其他膜层时爬坡，并且能够防止源极图案13和数据线D氧化。
[0053 ] 通过CVD-Pho to-Dry-Str，在缓冲层121上形成钝化层122，数据线D由钝化层122覆盖，如图3所示。
[0054]其中，源极图案13包括层叠设置的第一源极图案层131和第二源极图案层132，第一源极图案层131与数据线D为同一材料，第二源极图案层132与环状栅极图案14为同一材料。优选地，数据线D和环状栅极图案层14为同一材料。
[0055]在基板11上形成数据线D和第一源极图案层131，数据线D与第一源极图案层131电性连接，第一源极图案层131和数据线D形成于缓冲层121内。钝化层122覆盖数据线D，并未覆盖第一源极图案层131。
[0056]通过?￥0-?110切-￥6卜3廿，在第一绝缘层12上形成扫描线6和环状栅极图案14，8口在钝化层122上形成扫描线G和环状栅极图案14，扫描线G与环状栅极图案14电性连接。其中，环状栅极图案14设置于第一绝缘层12上且环绕于源极图案13的外围，即环状栅极图案14环绕于第一源极图案层131的外围，如图4所示。
[0057]在第一绝缘层12上形成扫描线G和环状栅极图案14时，在第一源极图案层131上形成第二源极图案层132。
[0058]通过PVD-Pho to-WET-Str，形成第二绝缘层15。第二绝缘层15覆盖于环状栅极图案14和扫描线G上，其中源极图案13的远离基板的一侧经第一绝缘层12和第二绝缘层15至少部分外露，即第二源极图案层132经第一绝缘层12和第二绝缘层15至少部分外露，如图5所不O
[0059]通过CVD-Photo-Dry-Str，在第二源极图案层132上形成半导体图案16。其中，半导体图案16设置于环状栅极图案14的环绕区域内且与源极图案13的外露部分电性连接，半导体图案16与环状栅极图案14之间进一步由第二绝缘层15电性绝缘，即半导体图案16与第二源极图案层132的外露部分电性连接，如图6所示。
[0060]具体而言，半导体图案16与源极图案13的外露部分直接接触，即半导体图案16与第二源极图案层132的外露部分直接接触。
[0061 ] 其中，半导体图案16的材料包括非晶娃、IGZ0(indium gallium zinc oxide，铟镓锌氧化物)或者多晶硅。本实施例的半导体图案16优选采用非晶硅材料，直接通过CVD制程生长η+非晶硅，即掺磷非晶硅，无需Dry制程对η+非晶硅进行切断。
[0062]通过PVD-Photo-WET-Str，在半导体图案16上形成像素电极17。像素电极17设置于第二绝缘层15上且与半导体图案16的远离基板的一侧电性连接，如图7所示。其中，像素电极17与半导体图案16的远离基板的一侧直接接触。
[0063]其中，像素电极17优选为IT0(Indium tin oxide，氧化铟锡)电极或者MoTi电极。
[0064]进一步参见图8所示，半导体图案16的厚度为L，半径为R，通常半导体图案16的厚度L约为0.2微米。例如，半导体图案16的半径R为4微米，则环状栅极图案14的沟道宽比为W/L = 2jtR/L=120。因此本实施例所揭示的阵列基板的沟道宽比大于或等于120，相对于现有技术的沟道宽比为1-10，能够增加沟道的宽长比，进而提高开态电流，增加充电率。
[0065]本发明还提供一种阵列基板的制备方法，其基于第一实施例所揭示的阵列基板进行详细描述。如图9所示，本实施例所揭示的制备方法包括以下步骤:
[0066]步骤S901:在基板11上形成第一绝缘层12以及设置于第一绝缘层12内的源极图案13，其中第一绝缘层12至少部分外露源极图案13的远离基板的一侧；
[0067]步骤S902:在第一绝缘层12上形成环状栅极图案14，其中环状栅极图案14环绕于源极图案13的外围；
[0068]步骤S903:在环状栅极图案14上形成第二绝缘层15，其中第二绝缘层15至少部分外露源极图案13的远离基板11的一侧；
[0069]步骤S904:在环状栅极图案14的环绕区域内形成半导体图案16，其中半导体图案16与源极图案13的外露部分电性连接且与环状栅极图案14之间由第二绝缘层15电性绝缘；
[0070]步骤S905:在第二绝缘层15形成像素电极17，其中像素电极17与半导体图案16的远离基板11的一侧电性连接。
[0071]在步骤S901中，基板11优选为玻璃基板。在基板11上形成缓冲层121并进行图案化处理，以在缓冲层121上形成与源极图案13和数据线D对应的沟槽111，如图10所示。
[0072]在缓冲层121上形成第一导电层112并进行图案化处理，以在沟槽111内形成第一源极图案层131和数据线D，如图11所示；
[0073]在缓冲层121上形成钝化层122并进行图案化处理，以在钝化层122上形成至少部分外露第一源极图案层131的开口，如图12所不。
[0074]在步骤S902中，在钝化层122上形成第二导电层113并进行图案化处理，以在开口内形成第二源极图案层132并在开口的外围形成所述环状栅极图案14，其中第一源极图案层131和第二源极图案层132共同作为源极图案13，如图13所示。
[0075]此外，在钝化层122上形成与环状栅极图案14电性连接的扫描线G。
[0076]在步骤S903中，如图14所示，第二绝缘层15覆盖于环状栅极图案14和扫描线G上，其中源极图案13的远离基板的一侧经第一绝缘层12和第二绝缘层15至少部分外露，即第二源极图案层132经第一绝缘层12和第二绝缘层15至少部分外露，如图5所示。
[0077]在步骤S904中，在第二源极图案层132上形成半导体图案16，如图15所示。其中，半导体图案16设置于环状栅极图案14的环绕区域内且与源极图案13的外露部分电性连接，半导体图案16与环状栅极图案14之间进一步由第二绝缘层15电性绝缘，即半导体图案16与第二源极图案层132的外露部分电性连接，如图6所示。具体而言，半导体图案16与源极图案13的外露部分直接接触，即半导体图案16与第二源极图案层132的外露部分直接接触。
[0078]在步骤S905中，在半导体图案16上形成像素电极17，如图16所示。像素电极17设置于第二绝缘层15上且与半导体图案16的远离基板的一侧电性连接，如图7所示。其中，像素电极17与半导体图案16的远离基板的一侧直接接触。
[0079]如图8所示，半导体图案16的厚度为L，半径为R，通常半导体图案16的厚度L约为
0.2微米。例如，半导体图案16的半径R为4微米，则环状栅极图案14的沟道宽比为W/L = 2jtR/L=120。因此本实施例所揭示的阵列基板的沟道宽比大于或等于120，相对于现有技术的沟道宽比为1-10，能够增加沟道的宽长比，进而提高开态电流，增加充电率。
[0080]本发明还提供一种显示面板，如图17所示，本实施例所揭示的显示面板170包括阵列基板171、彩膜基板172以及设置在阵列基板171和彩膜基板172之间的液晶层173，本实施例所揭示的阵列基板171为上述实施例所描述的阵列基板，在此不再赘述。
[0081]综上所述，本发明的阵列基板包括:基板;第一绝缘层，设置于基板上;源极图案，设置于第一绝缘层内；环状栅极图案，设置于第一绝缘层上且环绕于源极图案的外围；第二绝缘层，覆盖于环状栅极图案上，其中源极图案的远离基板的一侧经第一绝缘层和第二绝缘层至少部分外露;半导体图案，设置于环状栅极图案的环绕区域内且与源极图案的外露部分电性连接，半导体图案与环状栅极图案之间进一步由第二绝缘层电性绝缘;像素电极，设置于第二绝缘层上且与半导体图案的远离基板的一侧电性连接;相较于现有技术的阵列基板采用底栅结构，采用环状栅极结构，能够增加沟道的宽长比，进而提高开态电流。
[0082]以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
【主权项】
1.一种阵列基板，其特征在于，所述阵列基板包括: 基板； 第一绝缘层，设置于所述基板上； 源极图案，设置于所述第一绝缘层内； 环状栅极图案，设置于所述第一绝缘层上且环绕于所述源极图案的外围； 第二绝缘层，覆盖于所述环状栅极图案上，其中所述源极图案的远离所述基板的一侧经所述第一绝缘层和所述第二绝缘层至少部分外露； 半导体图案，设置于所述环状栅极图案的环绕区域内且与所述源极图案的外露部分电性连接，所述半导体图案与所述环状栅极图案之间进一步由所述第二绝缘层电性绝缘； 像素电极，设置于所述第二绝缘层上且与所述半导体图案的远离所述基板的一侧电性连接。2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括与所述源极图案电性连接的数据线，所述第一绝缘层包括缓冲层和钝化层，其中所述数据线形成于所述缓冲层内，并由所述钝化层覆盖。3.根据权利要求1所述的阵列基板，其特征在于，所述源极图案包括层叠设置的第一源极图案层和第二源极图案层，其中所述第一源极图案层与所述数据线为同一材料，所述第二源极图案层与所述环状栅极图案为同一材料。4.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括与所述环状栅极图案电性连接的扫描线，所述第二绝缘层进一步覆盖所述扫描线。5.根据权利要求1所述的阵列基板，其特征在于，所述半导体图案与所述源极图案的外露部分直接接触。6.根据权利要求1所述的阵列基板，其特征在于，所述像素电极与所述半导体图案的远离所述基板的一侧直接接触。7.—种阵列基板的制备方法，其特征在于，所述制备方法包括: 基板； 在所述基板上形成第一绝缘层以及设置于所述第一绝缘层内的源极图案，其中所述第一绝缘层至少部分外露所述源极图案的远离所述基板的一侧； 在所述第一绝缘层上形成环状栅极图案，其中所述环状栅极图案环绕于所述源极图案的外围； 在所述环状栅极图案上形成第二绝缘层，其中所述第二绝缘层至少部分外露所述源极图案的远离所述基板的一侧； 在所述环状栅极图案的环绕区域内形成半导体图案，其中所述半导体图案与所述源极图案的外露部分电性连接且与所述环状栅极图案之间由所述第二绝缘层电性绝缘； 在所述第二绝缘层形成像素电极，其中所述像素电极与所述半导体图案的远离所述基板的一侧电性连接。8.根据权利要求7所述的制备方法，其特征在于，所述在所述基板上形成第一绝缘层以及设置于所述第一绝缘层内的源极图案的步骤包括: 在所述基板上形成缓冲层并进行图案化处理，以在所述缓冲层上形成与所述源极图案和数据线对应的沟槽； 在所述缓冲层上形成第一导电层并进行图案化处理，以在所述沟槽内形成第一源极图案层和所述数据线； 在所述缓冲层上形成钝化层并进行图案化处理，以在所述钝化层上形成至少部分外露所述第一源极图案层的开口。9.根据权利要求8所述的制备方法，其特征在于，在所述第一绝缘层上形成环状栅极图案的步骤包括: 在所述钝化层上形成第二导电层并进行图案化处理，以在所述开口内形成第二源极图案层并在所述开口的外围形成所述环状栅极图案，其中所述第一源极图案层和所述第二源极图案层共同作为所述源极图案。10.根据权利要求9所述的制备方法，其特征在于，在所述钝化层上形成第二导电层并进行图案化处理的步骤进一步包括: 形成与所述环状栅极图案电性连接的扫描线。
【文档编号】H01L21/77GK105914213SQ201610379712
【公开日】2016年8月31日
【申请日】2016年6月1日
【发明人】周志超, 夏慧
【申请人】深圳市华星光电技术有限公司