半导体器件及其制造方法
【专利摘要】本发明提供半导体器件及其制造方法，不出现不良情况地使SOI晶片相对于半导体制造装置所具备的静电卡盘吸附、脱离。在构成SOI晶片的绝缘膜(CL)上形成了由半导体层(SL)构成的矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)后，将在SOI晶片的背面形成的背面绝缘膜去除。在俯视图中不与矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)重叠的位置，在绝缘膜(CL)上形成自绝缘膜(CL)的上表面起具有第一深度的多个槽(TR)。由此，之后，即使将SOI晶片搭载于半导体制造装置所具备的静电卡盘，也能够使得电荷易于从SOI晶片释放，因此电荷不易蓄积于SOI晶片的背面。
【专利说明】
半导体器件及其制造方法
技术领域
[0001]本发明涉及半导体器件及其制造方法，例如能够有效应用于使用SOKSiliconOnInsulator，绝缘体上硅)衬底的半导体器件及其制造。
【背景技术】
[0002]使成为SOI层的第一半导体衬底和成为支承衬底的第二半导体衬底在洁净的气氛下紧贴从而直接接合的技术，在日本特开平7-74328号公报(专利文献I)中已有记载。通过在成为SOI层的第一半导体衬底的氧化膜上形成槽，由此能够降低SOI衬底的翘曲。
[0003]在晶片的处理前检测晶片背面氧化膜的厚度并施加与该厚度相应的一系列的电压序列(脱离序列)的技术，在日本特开2000-31252号公报(专利文献2)中已有记载。通过该脱离序列的施加，晶片的脱离顺利进行。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献I:日本特开平7-74328号公报
[0007]特許文献2:日本特开2000-31252号公报
【发明内容】
[0008]发明要解决的课题
[0009]在半导体制造装置中，作为吸附并保持晶片的方法之一使用静电卡盘。静电卡盘能够进行晶片的整面吸附，特别是作为保持大口径晶片的方法而使用。但是，在由具有背面绝缘膜的SOI衬底形成的晶片(以下称为SOI晶片)的情况下，由于残留在于SOI晶片的电荷，有时静电卡盘的残留吸附力未减小，SOI晶片会贴附到静电卡盘上。因此，在使SOI晶片从静电卡盘脱离时，有时会发生出现SOI晶片的开裂或输送不良等不良情况。
[0010]其他的课题以及新特征，可以根据本说明书的记述以及说明书附图加以明确。
[0011 ]用于解决课题的技术方案
[0012]—个实施方式的半导体器件，具备:半导体衬底;在半导体衬底的主面上形成的第一绝缘膜；由在第一绝缘膜上形成的半导体层构成的光波导；和以覆盖光波导的方式在第一绝缘膜上形成的第二绝缘膜，自第I绝缘膜的上表面起具有第一深度的槽形成在俯视图中不与光波导重叠的位置。
[0013]一个实施方式的半导体器件的制造方法包括:准备SOI衬底的工序，该SOI衬底具有:半导体衬底;在半导体衬底的主面上形成的第一绝缘膜;在第一绝缘膜的上表面上形成的半导体层以及在半导体衬底的背面上形成的背面绝缘膜;和对半导体层进行加工而形成包括半导体层的光波导的工序。进一步包括:将背面绝缘膜去除的工序;在第一绝缘膜上，在俯视图中不与光波导重叠的位置形成自第一绝缘膜的上表面起具有第一深度的槽的工序；以覆盖光波导的方式，在包括所述槽的内部在内的第一绝缘膜上形成第二绝缘膜的工序;在第二绝缘膜上形成到达光波导的连接孔的工序;和在第二绝缘膜上形成经由连接孔与半导体层电连接的布线的工序。
[0014]发明效果
[0015]根据一个实施方式，能够不出现不良情况地使SOI晶片相对于半导体制造装置所具备的静电卡盘吸附、脱离。
【附图说明】
[0016]图1是实施方式I的半导体器件的要部剖视图。
[0017]图2是表示实施方式I的半导体器件的制造工序的要部剖视图。
[0018]图3是接着图2的表示半导体器件的制造工序的要部剖视图。
[0019]图4是接着图3的表示半导体器件的制造工序的要部剖视图。
[0020]图5是接着图4的表示半导体器件的制造工序的要部剖视图。
[0021]图6是接着图5的表示半导体器件的制造工序的要部剖视图。
[0022]图7是接着图6的表示半导体器件的制造工序的要部剖视图。
[0023]图8是接着图7的表示半导体器件的制造工序的要部剖视图。
[0024]图9是实施方式2的半导体器件的要部剖视图。
[0025]图10是实施方式3的半导体器件的要部剖视图。
[0026]图11是实施方式4的半导体器件的要部俯视图。
[0027]图12是实施方式4的半导体器件的变形例I的要部俯视图。
[0028]图13是实施方式4的半导体器件的变形例2的要部俯视图。
[0029]图14是实施方式4的半导体器件的变形例3的要部俯视图。
[0030]符号说明
[0031]CL绝缘膜(BOX层、底层包覆层)
[0032]CTl连接孔(接触孔)
[0033]CT2连接孔(过孔)
[0034]Id下层的绝缘膜
[0035]IDl、IDla、IDlb第一层间绝缘膜(上层包覆层)
[0036]ID2第二层间绝缘膜[0037IIu上层的绝缘膜
[0038]Ml第一层的布线
[0039]M2第二层的布线
[0040]ML金属膜
[0041 ]NR1、NR2 η型半导体
[0042]OTL光信号用的传送线路(光信号线)
[0043]PC光调制器
[0044]PLl第一插塞(埋入电极、埋入接触器)
[0045]PL2第二插塞(埋入电极、埋入接触器)
[0046]PO矩形光波导
[0047]PR1、PR2 p型半导体
[0048]PS光相位移位器
[0049]RCL背面绝缘膜
[0050]RP第四抗蚀剂掩膜[0051 ]SC半导体芯片
[0052]SL半导体层(S01层)
[0053]SR划线区域
[0054]SUB半导体衬底
[0055]Sff SOI晶片
[0056]TR 槽
[0057]TC保护膜
[0058]VO 空隙(v1d)
[0059]W0UW02光波导(芯层)
【具体实施方式】
[0060]在以下的实施方式中，为了方便根据需要分成多个章节或实施方式加以说明，这些章节或实施方式并不是相互无关的，一方是另一方的一部分或全部的变形例、详情、补充说明等，除特别明示并非如此的情况外。
[0061]另外，在以下的实施方式中，在言及要素的数等(包括个数、数值、量、范围等)时，并不限定于该特定的数，既可以在特定的数以上也可以在该特定的数以下，除特别明示并非如此的情况、从原理上看明显限定于特定的数的情况等外。
[0062]另外，在以下的实施方式中，其构成要素(也包括步骤要素等)，当然并不是必须的，除特别明示并非如此的情况以及从原理上看明显认为是必需的情况等外。
[0063]另外，在说到“由A形成”、“由A构成”、“具有A”、“含A”时，当然并不排除其以外的要素，除特别明示仅为该要素的情况等外。同样，在以下的实施方式中，在说到构成要素等的形状、位置关系等时，实质上包括与该形状等近似或类似的形状等，除特别明示并非如此的情况以及从原理上看明显并非如此的情况等外。这一点对于上述数值以及范围也是同样的。
[0064]另外，在用于说明以下的实施方式的所有附图中，作为原则，具有同一功能的部分标注同一附图标记，省略其重复的说明。以下，基于附图详细地对本实施方式进行说明。
[0065](实施方式I)
[0066]近年来，正在积极开发所谓硅光学技术，S卩:制作以硅为材料的光信号用的传送线路，将由该光信号用的传送线路构成的光路作为平台，通过集成各种光学器件和电子器件而实现光通信用模块的技术。
[0067]以下，对于本实施方式I的使用硅光学技术的半导体器件的构造及其制造方法进行说明。在本实施方式I中，例示具有在SOI衬底上集成的光信号用传送线路部以及光调制部的半导体器件，但是并不限定于此。另外，在本实施方式I中，例示具有2层构造的多层布线的半导体器件，但是并不限定于此。
[0068]〈半导体器件的构造〉
[0069]使用图1对本实施方式I的半导体器件的构造进行说明。图1是本实施方式I的半导体器件的要部剖视图。
[0070]1.光信号用传送线路部
[0071]如图1所示，在光信号用传送线路部形成有各种光信号用的传送线路(也称为光信号线)0TL。光信号用的传送线路OTL由在由单晶硅(Si)形成的半导体衬底SUB上隔着绝缘膜(也称为BOX层、底层包覆层)CL形成的由硅(Si)形成的半导体层(也称为SOI层)SL构成。绝缘膜CL的厚度例如是Ιμπι以上，优选是2?3μπι左右。这样，绝缘膜CL相对而言形成地较厚，因此能够将半导体衬底SUB与半导体层SL之间的静电电容抑制得较小。半导体层SL的厚度，一般认为例如100?300nm是适当的范围(当然由于其他条件的不同也不限定于该范围)，一般认为以200nm为中心值的范围最为合适。
[0072]在此，作为光信号用的传送线路OTL的一例，对于矩形光波导PO、以及使光的相位变化的光相位移位器PS进行说明。矩形光波导PO以及光相位移位器PS由在半导体衬底SUB上隔着绝缘膜CL形成的半导体层SL构成。
[0073]矩形光波导PO的半导体层SL被加工成平板状，沿垂直于纸面的方向(图1所示的z方向)延伸。因此，向矩形光波导PO内导入的光信号沿垂直于纸面的方向行进。矩形光波导PO的高度(纸面上下方向(图1所示的y方向)的尺寸)，例如是200nm左右。矩形光波导PO中导入有杂质，该杂质浓度例如是115?119Cnf3的范围，作为代表性的值例如是115Cnf3左右。
[0074]光相位移位器PS的半导体层SL被加工成肋型。半导体层SL中的厚度变厚的部分(肋部)成为光波导(也称为芯(core)层)WOl，沿垂直于纸面的方向(图1所示的z方向)延伸。因此，向光波导WOl内导入的光信号沿垂直于纸面的方向行进。光波导WOl的高度(纸面上下方向(图1所示的y方向)的尺寸)例如是200nm左右，光波导WOI的宽度(纸面左右方向(图1所示的X方向)的尺寸)例如是500nm左右。另外，光波导WOl中导入有杂质，该杂质浓度例如是115?119Cnf3的范围，作为代表性的值例如是115Cnf3左右。
[0075]光波导WOl两侧的半导体层SL的厚度变薄。该半导体层SL中的厚度变薄部分的厚度例如是50nm左右。光波导WOl的一侧(纸面左侧)的半导体层SL中，导入有p型杂质而形成p型半导体PR1。该P型半导体PRl形成为与光波导WOl平行。另外，光波导WOl的另一侧(纸面右侦D的半导体层SL中，导入有η型杂质而形成η型半导体NR1。该η型半导体NRl形成为与光波导WOl平行。即^型半导体PRl与η型半导体NRl之间的半导体层SL成为光波导WOl。
[0076]若对上述构造施加正向偏压电压，则光波导WOl中被注入载流子。若光波导WOl中被注入载流子，则在光波导WOl中出现载流子等离子效应(由于光学上生成的载流子使电子空穴对(等离子)增加所导致的现象)，光波导WOl中的光的折射率变化。若光波导WOl中的光的折射率变化，则在光波导WOl中行进的光的波长变化，因此能够在光在光波导WOl中行进的过程中使光的相位变化。
[0077]光信号用的传送线路OTL由第一层间绝缘膜(也称为上层包覆层)ID1、第二层间绝缘膜ID2以及保护膜TC覆盖。第一层间绝缘膜IDl以及第二层间绝缘膜ID2例如包含由氧化硅(S12)形成，其厚度分别是例如是Ιμπι以上。保护膜TC例如包含由氮氧化硅(S1N)形成。在光信号用传送线路部，未形成后述的第一层的布线Ml以及第二层的布线M2。
[0078]2.光调制部
[0079]如图1所示，在光调制部形成有将电信号变为光信号的光调制器PC。光调制器PC由在半导体衬底SUB上隔着绝缘膜CL形成的由硅(Si)形成的半导体层SL构成。在此，作为一例对于pin构造的光调制器PC进行说明。
[0080]与上述光信号用的传送线路OTL同样，pin构造的光调制器PC由在半导体衬底SUB上隔着绝缘膜CL形成的半导体层SL构成。
[0081]由半导体层SL形成的光波导(也称为芯层)W02沿垂直于纸面的方向(图1所示的z方向)延伸。因此，向光波导W02内导入的光信号沿垂直于纸面的方向行进。光波导W02中未导入有杂质，由真性半导体即i(intrinsic)型半导体形成。
[0082]光波导W02的一侧(纸面左侧)的半导体层SL中，导入有P型的杂质而形成P型半导体PR2。该P型半导体PR2形成为与光波导W02平行。另外，在光波导W02的另一侧(纸面右侧)的半导体层SL中，导入有η型的杂质而形成η型半导体NR2。该η型半导体NR2形成为与光波导W02平行。即，P型半导体PR2与η型半导体NR2之间的半导体层SL成为由真性半导体形成的光波导W02，P in构造形成。在P型半导体PR2以及η型半导体NR2分别连接有电极(第一插塞
PLl)o
[0083]由于被施加于电极的电压，由真性半导体形成的光波导W02内的载流子密度变化，该区域的折射率变化。由此，针对在光调制器PC中传输的光的有效折射率变化，能够使从光调制器PC输出的光的相位变化。
[0084]光调制器PC被第I层间绝缘膜IDl覆盖，在第一层间绝缘膜IDl形成有分别达到P型半导体PR2以及η型半导体NR2的连接孔(也称为接触孔)CTI。在连接孔CTI的内部形成有以钨(W)为主导电材料的第一插塞(也称为埋入电极、埋入接触器)PL1，经由该第一插塞PLl，ρ型半导体PR2与第一层的布线Μ1、η型半导体NR2与第一层的布线Ml电连接。第一层的布线Ml例如以铝(Al)、铜(Cu)或铝-铜合金(A1-Cu合金)为主导电材料，其厚度例如比Ιμπι薄。
[0085]另外，第一层的布线Ml被第二层间绝缘膜ID2覆盖，在第二层间绝缘膜ID2形成有达到第一层的布线Ml的连接孔(也称为过孔)CT2。在连接孔CT2的内部形成有以钨(W)为主导电材料的第二插塞(埋入电极、埋入接触器)PL2，经由该第二插塞PL2，第一层的布线Ml与第二层的布线M2电连接。第二层的布线M2例如以铝(Al)、铜(Cu)或铝-铜合金(Al-Cu合金)为主导电材料。
[0086]第二层的布线M2由保护膜TC覆盖，保护膜TC的一部分开口而使第二层的布线M2的上表面露出。
[0087]〈半导体器件的构造特征以及效果〉
[0088]如图1所示，在形成于半导体衬底SUB上的绝缘膜CL上，进一步形成有多个槽TR。槽TR的深度是Iym以上，槽TR不贯通绝缘膜CL、不到达半导体衬底SUB。可以根据槽TR的深度来控制绝缘膜CL的压缩应力，因此槽TR的具体深度根据绝缘膜CL的厚度或槽TR的配置等来确定。另外，优选，槽TR的宽度是Iym以下且其深宽比是I以上。但是，槽TR的具体宽度，根据槽TR的深度与深宽比的关系以及图案布局的限制等来确定。
[0089]进一步，有时在槽TR中，在其内部未完全埋入第一层间绝缘膜IDl，而形成有空隙(也称为V0 i d) VO。但是，将槽TR的深宽比设为I以上，因此槽TR的上部完全由第一层间绝缘膜IDl塞住，到第一层间绝缘膜IDl的上表面为止不形成空隙V0，因此第一层间绝缘膜IDl的上表面的平坦性得以确保。
[0090]槽TR形成于光信号用传送线路部，但是在俯视图中，不与构成光信号用的传送线路OTL(例如矩形光波导PO或光相位移位器PS)的半导体层SL重叠，与该半导体层SL分离开而形成在该半导体层SL的两侧。另外，同样地，槽TR形成于光调制部，但是在俯视图中，不与构成光调制器PC的半导体层SL重叠，与该半导体层SL分离开而形成在该半导体层SL的两侦U。另外，槽TR在俯视图中与半导体层SL之间具有所希望的距离，与半导体层SL平行地形成。此外，在相邻的2个半导体层SL接近的情况下，也可以在各个半导体层SL的两侧不形成槽TR，相邻的2个半导体层SL共用I个槽TR。
[0091]在不形成上述槽TR的以往的SOI晶片中，为了防止SOI晶片的翘曲，需要在其背面形成绝缘膜。但是，背面形成有绝缘膜的SOI晶片，若与在其背面不形成绝缘膜的SOI晶片相比，则静电卡盘的吸附残留力进一步变大。如果在SOI晶片的背面不形成绝缘膜，则能够使吸附残留力减小，但是由于绝缘膜CL的压缩应力，有时SOI晶片发生翘曲，出现SOI晶片在静电卡盘上的移动或输送不良等不良情况。
[0092]但是，在本实施方式I的半导体器件中，通过在用具备静电卡盘的半导体制造装置处理SOI晶片前，将SOI晶片的背面的绝缘膜去除，由此，即使在使用具有静电卡盘的半导体制造装置的情况下，也能够使得电荷易于从SOI晶片释放。因为这些情况，电荷难以蓄积于SOI晶片的背面，静电卡盘的残留吸附力减小，能够避免SOI晶片向静电卡盘的贴附。此外，关于详细情况，在后述的半导体器件的制造方法中进行说明。
[0093]进一步，在本实施方式I中，在将SOI晶片的背面的绝缘膜去除了之后，才使用具备静电卡盘的半导体制造装置。但是，在绝缘膜CL上形成有多个槽TR，因此绝缘膜CL的压缩应力缓和，能够降低SOI晶片的翘曲。由此，也能够避免SOI晶片在静电卡盘上的移动或输送不良等不良情况。
[0094]但是，为了缓和绝缘膜CL的压缩应力以降低SOI晶片的翘曲，优选，形成槽TR直至到达半导体衬底SUB(直到贯通绝缘膜CL为止)。但是，新出现SOI晶片的强度变低、或形成深的槽TR需要长的加工时间等问题，因此槽TR形成至不达到半导体衬底SUB的深度。在本实施方式I中，从槽TR的底部到半导体衬底SUB的上表面为止的绝缘膜CL的厚度，设为比Oym厚且在Iym以下。如果从槽TR的底部到半导体衬底SUB的上表面为止的绝缘膜CL的厚度在该范围内，则可消除由绝缘膜CL的压缩应力导致的SOI晶片的翘曲的问题。
[0095]〈半导体器件的制造方法〉
[0096]用图2?图8按步骤顺序对本实施方式I的半导体器件的制造方法进行说明。图2?图8是本实施方式I的制造工序中的半导体器件的要部剖视图。
[0097]首先，准备SOI (Silicon On Insulator)衬底(在该阶段中称为SOI晶片的俯视中大致圆形的衬底)，如图2所示，该SOI衬底包括:半导体衬底SUB；在半导体衬底SUB的主面上形成的绝缘膜CL;在绝缘膜CL上形成的半导体层SL;和在半导体衬底SUB的与主面相反侧的面(也称为背面)上形成的背面绝缘膜RCL。
[0098]半导体衬底SUB是由单晶硅(Si)形成的支承衬底，绝缘膜CL以及背面绝缘膜RCL由氧化硅(S12)形成，半导体层SL由硅(Si)形成。半导体衬底SUB的厚度例如是750μπι左右。绝缘膜CL以及背面绝缘膜RCL的厚度例如是Ιμπι以上，优选是2?3μπι左右。半导体层SL的厚度例如是100?300nm左右，优先是200nm左右。
[0099]SOI衬底例如能够通过SIM0X(Silicon Implanted Oxide)法、贴合法或智能剥离(Smart-Cut)法等形成。在S頂OX法中，通过以高能量向例如由硅(Si)形成的半导体衬底的主面离子注入氧，在其后的热处理中使硅(Si)和氧(O)结合而形成绝缘膜，由此形成SOI衬底。另外，在贴合法中，例如通过施加高热和压力使在上表面形成有绝缘膜的由硅(Si)形成的半导体衬底与另一枚由(Si)形成的半导体衬底粘接并贴合后，对单侧的半导体衬底进行研磨而使其薄膜化，由此形成SOI衬底。另外，在智能剥离法中，在例如由硅(Si)形成的半导体衬底的主面形成绝缘膜后，进行氢离子注入，并与另一枚由(Si)形成的半导体衬底接合。之后，通过进行热处理，利用氢脆化现象将单方的半导体衬底剥离，由此形成SOI衬底。
[0100]接下来，通过在半导体层SL上涂敷光致抗蚀剂，在曝光之后进行显影处理，由此对光致抗蚀剂进行图案化而形成第一抗蚀剂掩膜(省略图示)。接着，将第一抗蚀剂掩膜作为掩膜，通过干式蚀刻将光信号用传送线路部的矩形光波导用以及光相位移位器用的半导体层SL、还有光调制部的光调制器用的半导体层SL加工成矩形。之后，将第一抗蚀剂掩膜去除。
[0101]进一步，通过以覆盖被加工成矩形的半导体层SL的方式在绝缘膜CL上涂敷光致抗蚀剂，在曝光后进行显影处理，由此对光致抗蚀剂进行图案化而形成第二抗蚀剂掩膜(省略图示)。接着，将第二抗蚀剂掩膜作为掩膜，通过干式蚀刻将光信号用传送线路部的光相位移位器用的半导体层SL的一部分(要形成P型半导体层PRl以及η型半导体层NRl的部分)加工成所希望的厚度，形成光信号用传送线路部的光相位移位器用的肋型半导体层SL。之后，将第二抗蚀剂掩膜去除。
[0102]接下来，向光信号用传送线路部的矩形光波导用以及光相位移位器用的半导体层SL分别导入杂质。该杂质浓度例如是115?119Cnf3的范围，作为代表性的值例如是115Cnf3左右。另外，向光相位移位器用的半导体层SL的一部分(要形成P型半导体PRl的部分)导入P型杂质，向另一部分(要形成η型半导体NRl的部分)导入η型杂质。
[0103]另外，向光调制部的光调制器用的半导体层SL的一部分(要形成P型半导体PR2的部分)导入P型杂质，向另一部分(要形成η型半导体NR2的部分)导入η型杂质。
[0104]通过以上的工序，在光信号用传送线路部形成有矩形光波导PO和肋型的光相位移位器PS，该肋型的光相位移位器PS包括:光波导W01、隔着光波导WOl位于一方侧的P型半导体PRl以及位于另一方侧的η型半导体NR1。另外，在光调制部形成有光调制器PC，该光调制器PC包括光波导W02、隔着光波导W02位于一方侧的P型半导体PR2以及位于另一方侧的η型半导体NR2。
[0105]接下来，如图3所示，用湿式蚀刻将在半导体衬底SUB的背面形成的背面绝缘膜RCL去除。
[0106]接下来，如图4所示，通过以覆盖光信号用传送线路部的矩形光波导PO以及光相位移位器PS、还有光调制部的光调制器PC的方式，在绝缘膜CL上涂敷光致抗蚀剂，在曝光后进行显影处理，由此对光致抗蚀剂进行图案化而形成第三抗蚀剂掩膜(省略图示)。接着，将第三抗蚀剂掩膜作为掩膜，通过干式蚀刻在绝缘膜CL上形成多个槽TR。之后，将第三抗蚀剂掩月吴去除O
[0107]槽TR的深度是Ιμπι以上，但槽TR未到达半导体衬底SUB。可以根据槽TR的深度来控制绝缘膜CL的压缩应力，因此槽TR的具体深度根据绝缘膜CL的厚度或槽TR的配置等来确定。另外，优选，槽TR的宽度是Iym以下且其深宽比是I以上。但是，槽TR的具体宽度，根据槽TR的深度与深宽比的关系以及图案布局的限制等来确定。
[0108]槽TR形成于光信号用传送线路部，但是在俯视图中，不与构成矩形光波导PO以及光相位移位器PS的半导体层SL重叠，与该半导体层SL分离开而形成在该半导体层SL的两侦U。另外，同样地，槽TR形成在光调制部，但是在俯视图中不与构成光调制器PC的半导体层SL重叠，与该半导体层SL分离开而形成在该半导体层SL的两侧。另外，槽TR在俯视图中与半导体层SL之间具有所希望的距离，与半导体层SL平行地形成。此外，在相邻的2个半导体层SL接近的情况下，也可以在各个半导体层SL的两侧不形成槽TR，相邻的2个半导体层SL共用I个槽TR。
[0109]槽TR也可以形成为贯通半导体衬底SUB。由此，SOI衬底的压缩应力变为0(零)，S0I衬底的翘曲消失。但是，若槽TR贯通半导体衬底SUB，则SOI衬底的强度变低。另外，形成深的槽TR需要长的加工时间。因此，优选是形成不贯通半导体衬底SUB的槽TR。例如从槽TR的底部到半导体衬底SUB的上表面的绝缘膜CL的厚度，优选设为，比Ομπι厚且为Ιμπι以下。如果从槽TR的底部到半导体衬底SUB的上表面的绝缘膜CL的厚度在该范围内，则SOI衬底的翘起的问题得到消除。即，即使将背面绝缘膜RCL去除，也能够降低SOI衬底的翘曲到SOI衬底在静电卡盘上的移动或输送不良等不良情况不会出现的程度。
[0110]在本实施方式I中，在用湿式蚀刻将背面绝缘膜RCL去除后，在绝缘膜CL上形成了多个槽TR，但是也可以在绝缘膜CL上形成多个槽TR后，再用湿式蚀刻将背面绝缘膜RCL去除。另外，背面绝缘膜RCL的除去也可以在除此之外的工序中进行。只要在例如使用容易出现SOI衬底向静电卡盘的贴附的半导体制造装置的工序、例如后述的使用等离子蚀刻装置的加工第一层的布线Ml的工序之前，将背面绝缘膜RCL去除即可。
[0111]接下来，如图5所示，以覆盖光信号用传送线路部的矩形光波导PO以及光相位移位器PS、还有光调制部的光调制器PC的方式，在绝缘膜CL上形成第一层间绝缘膜ID1。第一层间绝缘膜IDl由例如使用平行平板型的等离子CVD(Chemical Vapor Deposit1n)装置形成的氧化硅(S12)形成，其厚度例如是Ιμπι以上。在绝缘膜CL上形成的槽TR的深宽比是I以上，因此能够用第一层间绝缘膜IDl填埋槽TR的内部。但是，槽TR的内部有时不能用第一层间绝缘膜IDI完全填满，在槽TR的内部会形成空隙VOο但是，槽TR的深宽比设为I以上，因此即使形成有空隙V0，槽TR的上部也能够由第一层间绝缘膜IDl完全塞住，直到第一层间绝缘膜IDl的上表面都不会形成空隙V0。
[0112]接下来，在通过例如CMP(Chemical Mechanical Polishing)法等将第一层间绝缘膜IDl的上表面平坦化后，在第一层间绝缘膜IDl上形成分别到达光调制器PC的P型半导体PR2以及η型半导体NR2的连接孔CTl。接着，由导电膜填埋连接孔CTl的内部，形成包含该被填埋的导电膜的第一插塞PL1。第一插塞PLl例如由铝(Al)或钨(W)等形成。
[0113]接下来，如图6所示，通过例如溅射法等，在第一层间绝缘膜IDl上堆积金属膜ML、例如铝(Al)膜。
[0114]接下来，在金属膜ML上涂敷光致抗蚀剂，在曝光后进行显影处理，由此对光致抗蚀剂进行图案化而形成第四抗蚀剂掩膜RP。
[0115]接下来，如图7所示，使用等离子蚀刻装置将第四抗蚀剂掩膜RP作为掩膜，通过干式蚀刻对金属膜ML进行加工而形成第一层的布线Ml。之后，将第四抗蚀剂掩膜RP去除。
[0116]在等离子蚀刻装置中，在向其工作台固定SOI衬底时使用静电卡盘。静电卡盘是在导体金属的电极板上带有所希望厚度的所希望电介体的部件，通过在静电卡盘之上放置SOI衬底并对SOI衬底与电极板之间施加电压，由此能够产生静电力，将SOI衬底吸附、保持、固定于工作台。
[0117]但是，如前所述，在SOI衬底的情况下，有时由于残留于SOI衬底的电荷，静电卡盘的残留吸附力不减小，而SOI衬底贴附于静电卡盘。因此，在使SOI衬底从静电卡盘脱离时，会发生SOI衬底的开裂或输送不良等不良情况。特别是在SOI衬底的情况下，若在其背面形成有绝缘膜(例如背面绝缘膜RCL)，则残留吸附力变大。
[0118]但是，在本实施方式I中，因为在构成SOI衬底的绝缘膜CL上形成有多个槽TR、以及将在SOI衬底的背面形成的背面绝缘膜RCL去除了，所以能够使电荷易于从SOI衬底释放。因此，电荷不易蓄积于SOI衬底的背面，静电卡盘的残留吸附力减小，能够避免SOI衬底向静电卡盘贴附。由此，在使SOI衬底从静电卡盘脱离时，不易发生SOI衬底的开裂或输送不良等不良情况。
[0119]接下来，如图8所示，以覆盖第一层的布线Ml的方式，在第一层间绝缘膜IDl上形成第二层间绝缘膜ID2。第二层间绝缘膜ID2由例如使用平行平板型的等离子CVD装置形成的氧化娃(Si02)形成，其厚度例如是Iym以上。
[0120]接下来，在通过例如CMP法等将第二层间绝缘膜ID2的上表面平坦化后，在第二层间绝缘膜ID2上形成到达第一层的布线Ml的连接孔CT2。接着，由导电膜填埋连接孔CT2的内部，形成由该被填埋的导电膜构成的第二插塞PL2。第二插塞PL2例如由铝(Al)或钨(W)等形成。
[0121]接下来，在通过例如溅射法等在第二层间绝缘膜ID2上堆积金属膜(省略图示)例如铝(Al)膜后，将抗蚀剂掩膜作为掩膜使用等离子蚀刻装置，通过干式蚀刻对金属膜进行加工，由此形成第二层的布线M2。
[0122]在适用于第二层布线M2的形成的等离子蚀刻装置中，在向该工作台固定SOI衬底时使用静电卡盘。但是，与上述等离子蚀刻装置同样地，电荷不易蓄积于SOI衬底的背面，静电卡盘的残留吸附力减小，能够避免SOI衬底粘到静电卡盘上。由此，在使SOI衬底从静电卡盘脱离时，不易出现SOI衬底的开裂或输送不良等不良情况。
[0123]之后，如图1所示，在以覆盖第二层布线M2的方式形成了保护膜TC后，对保护膜TC进行加工而使第二层布线M2的上表面露出。由此，本实施方式I的半导体器件基本完成。
[0124]这样，根据本实施方式I，即使使用具备静电卡盘的半导体制造装置，也能够使得电荷易于从SOI晶片释放，因此电荷不易蓄积于SOI晶片的背面，静电卡盘的残留吸附力减小，能够避免SOI晶片粘到静电卡盘上。由此，在使SOI晶片从静电卡盘脱离时，不易出现SOI晶片的开裂或输送不良等不良情况。
[0125](实施方式2)
[0126]对于本实施方式2的使用硅光学技术的半导体器件的构造，用图9进行说明。图9是本实施方式2的半导体器件的要部剖视图。
[0127]本实施方式2与上述实施方式I的不同点是覆盖光信号用传送线路部的矩形光波导PO以及光相位移位器PS、还有光调制部的光调制器PC的第一层间绝缘膜IDla。即，上述实施方式I中，用了例如通过等离子CVD法形成的由氧化硅(S12)形成的第一层间绝缘膜IDl，但是在本实施方式2中，使用被覆性优异的由氧化硅(S12)形成的第一层间绝缘膜IDla。本实施方式2的第一层间绝缘膜IDla，是例如通过SACVD(Sub-Atmospheric Chemical VaporDepos it 1n:准常压CVD)法形成的，并由将TE0S( Tetra Ethyl Ortho Sili cate ； Si(0C2H5)4)和臭氧(O3)用作源气体的氧化硅(S12)开多成。
[0128]本实施方式2的半导体器件，除第一层间绝缘膜以外的构成与上述的实施方式I的半导体器件大致相同，因此以下以不同点为中心进行说明。
[0129]如图9所示，与上述实施方式I所示的半导体器件同样地，在形成在半导体衬底SUB上的绝缘膜CL上，形成有多个槽TR ο槽TR的深度是I Mi以上，但是槽TR不贯通绝缘膜CL，不到达半导体衬底SUB ο可以根据槽TR的深度来控制绝缘膜CL的压缩应力，所以槽TR的具体深度根据绝缘膜CL的厚度或槽TR的配置等来确定。另外，优选，槽TR的宽度是Ιμπι以下且其深宽比是I以上。但是，槽TR的具体宽度根据槽TR的深度与深宽比的关系以及图案布局的限制等来确定。
[0130]与上述实施方式I同样地，通过在绝缘膜CL上形成有多个槽TR、以及在SOI晶片的背面不形成绝缘膜，由此即使在使用具备静电卡盘的半导体制造装置的情况下，也能够使得电荷易于从SOI晶片释放。因此，电荷不易蓄积于SOI晶片的背面，静电卡盘的残留吸附力减小，能够避免SOI晶片贴附到静电卡盘上。
[0131]进一步，在槽TR，在其内部填埋有被覆性优异的第一层间绝缘膜IDla，几乎没有形成空隙，第一层间绝缘膜IDla的上表面的平坦性得以保持。第一层间绝缘膜IDla是例如通过SACVD法形成的，并由将TEOS和臭氧用作源气体的氧化硅(S12)形成(以下也称为“TE0S氧化膜”)。该TEOS氧化膜，其被覆性优异，另外在槽TR内部的TEOS氧化膜表现出拉伸应力。绝缘膜CL表现出压缩应力，TEOS氧化膜表现出拉伸应力，因此SOI晶片整体的翘曲变为相互抵消的方向，SOI晶片的翘曲降低。
[0132]另外，不同于上述实施方式I，在槽TR的内部几乎不形成空隙。因此，能够防止由于形成有空隙而令人担忧的、由空隙导致的光的漫反射。
[0133]TEOS氧化膜例如是通过将TEOS和臭氧用作源气体的SACVD法而形成的。通过在450?550 °C的温度范围、500?800Torr的压力范围内进行气相反应，由此能够通过式(I)所示的反应式使氧化娃(Si02)成长。由此，能够形成TEOS氧化膜。
[0134]S i (OC2H5) 4+803^ Si O2+1OH2O+8CO2 式(I)
[0135]此外，在本实施方式2中，作为被覆性优异的绝缘膜，例示了TEOS氧化膜，但是并不限定于此。
[0136]另外，在本实施方式2中，对于在半导体衬底SUB的背面形成的背面绝缘膜的去除未进行说明，但是可以与上述实施方式I同样地进行。即，只要在形成光信号用传送线路部的矩形光波导PO以及光相位移位器PS还有光调制部的光调制器PC后，而且在使用SOI晶片向静电卡盘的贴附容易出现的半导体制造装置的工序、例如使用等离子蚀刻装置的加工第一层的布线Ml的工序之前，将背面绝缘膜去除即可。
[0137]这样，根据本实施方式2，能够得到与上述实施方式I大致同样的效果。
[0138](实施方式3)
[0139]对于本实施方式3的使用硅光学技术的半导体器件的构造，使用图10进行说明。图10是本实施方式3的半导体器件的要部剖视图。
[0140]本实施方式3与上述实施方式I的不同点是覆盖光信号用传送线路部的矩形光波导PO以及光相位移位器PS以及光调制部的光调制器PC的第一层间绝缘膜IDlb。即，在上述实施方式I中，用了由I层绝缘膜构成的第一层间绝缘ID1，但是在本实施方式3中，使用由至少2层的绝缘膜形成的第一层间绝缘膜IDlb。
[0141]本实施方式3的半导体器件，除第一层间绝缘膜以外的构成与上述的实施方式I的半导体器件大致相同，因此以下以不同点为中心进行说明。
[0142]如图10所示，覆盖光信号用传送线路部的矩形光波导PO以及光相位移位器PS还有光调制部的光调制器PC的第I层间绝缘膜IDlb，由下层的绝缘膜Id和上层的绝缘膜Iu构成。下层的绝缘膜Id形成为将在绝缘膜CL上形成的半导体层SL覆盖。下层的绝缘膜Id的厚度例如是Ιμπι左右。
[0143]而且，与该下层的绝缘膜Id和绝缘膜CL相连续地形成有多个槽TR。槽TR的深度是Iμπι以上，但是槽TR不贯通绝缘膜CL、未到达半导体衬底SUB。可以根据槽TR的深度来控制绝缘膜CL的压缩应力，所以槽TR的具体深度根据绝缘膜CL的厚度或槽TR的配置等来确定。另外，优选，槽TR的宽度是Iwn以下且其深宽比是I以上。但是，槽TR的具体宽度根据槽TR的深度与深宽比的关系以及图案布局的限制等来确定。
[0144]与上述的实施方式I同样地，通过在绝缘膜CL上形成有多个槽TR、以及在SOI晶片的背面不形成绝缘膜，由此在使用具备静电卡盘的半导体制造装置的情况下，也能够使得电荷易于从SOI晶片释放。因此，电荷不易蓄积于SOI晶片的背面，静电卡盘的残留吸附力减小，能够避免SOI晶片贴附到静电卡盘上。
[0145]上层的绝缘膜Iu以覆盖下层的绝缘膜Id的方式形成。上层的绝缘膜Iu由例如使用平行平板型的等离子CVD装置形成的氧化硅(S12)形成，其厚度例如是Ιμπι以上。设定下层的绝缘膜Id的厚度与上层的绝缘膜Iu的厚度，使得两者合计厚度例如成为2μπι以上。在绝缘膜CL以及下层的绝缘膜Id上形成的槽TR的深宽比是I以上，因此能够用上层的绝缘膜Iu填埋槽TR的内部。但是，槽TR的内部，有时无法用上层的绝缘膜Iu完全填埋，在槽TR的内部会形成有空隙V0。但是，槽TR的深宽比设为I以上，因此即使形成了空隙V0，槽TR的上部也能够由上层的绝缘膜Iu完全塞住，直到上层的绝缘膜Iu的上表面为止都不会形成空隙V0。
[0146]另外，该空隙VO必需在形成于绝缘膜CL的槽TR的内部形成。因为:空隙VO在形成于绝缘膜CL的槽TR的内部形成，由此能够缓和绝缘膜CL的压缩应力。
[0147]在上述实施方式I中，通过用了抗蚀剂掩膜的干式蚀刻在绝缘膜CL上形成多个槽TR，之后，进行例如通过灰化(ashing)处理所实现的抗蚀剂掩膜的去除以及清洗处理。此时，因为半导体层SL的表面也进行灰化处理以及清洗处理，所以半导体层SL的露出的表面恐会变粗糙，光学特性恐会劣化。
[0148]但是，在本实施方式3中，通过用了抗蚀剂掩膜的干式蚀刻在绝缘膜CL以及下层的绝缘膜Id上形成多个槽TR，此时，半导体层SL的表面由下层的绝缘膜Id覆盖，因此即使进行例如灰化处理以及清洗处理，半导体层SL的表面也不会变粗糙，光学特性不会出现劣化。
[0149]此外，在本实施方式3中，上层的绝缘膜Iu设为由通过等离子CVD法形成的氧化硅(S12)形成，但并不限定于此。也可以使用例如在上述实施方式2中说明了的、被覆性优异的绝缘膜例如TEOS氧化膜。
[0150]另外，在本实施方式3中，对于在半导体衬底SUB的背面形成的背面绝缘膜的去除未进行说明，但是也可以与上述的实施方式I同样地进行。即，只要在形成了光信号用传送线路部的矩形光波导PO以及光相位移位器PS还有光调制部的光调制器PC后，而且，在用容易出现SOI晶片向静电卡盘的贴附的半导体制造装置的工序、例如使用等离子蚀刻装置的加工第一层布线Ml的工序之前，将背面绝缘膜去除即可。
[0151]这样，根据本实施方式3，能够得到与上述实施方式I以及2大致同样的效果。进一步，在此基础上，在半导体器件的制造过程中能够避免半导体层SL的表面变粗糙，因此能够抑制半导体器件的光学特性的劣化。
[0152](实施方式4)
[0153]对于本实施方式4的用了硅光学技术的半导体器件的构造，用图11?图14进行说明。图11是本实施方式4的半导体器件的要部俯视图。图12是本实施方式4的半导体器件的变形例I的要部俯视图。图13是本实施方式4的半导体器件的变形例2的要部俯视图。图14是本实施方式4的半导体器件的变形例3的要部俯视图。此外，图11?图14中，为了使多个槽的配置变得明确，而放大表示在SOI晶片上形成的半导体芯片。
[0154]在上述的实施方式1、2以及3中，槽TR形成于半导体芯片内的光信号用传送线路部以及光调制部。即，在俯视图中，不与构成矩形光波导PO、光相位移位器PS以及光调制器PC的半导体层SL重叠，与该半导体层SL分离开而形成在该半导体层SL的两侧。
[0155]但是，槽TR可以不仅在半导体芯片内、还在划线区域(也称为划线、切割(dicing)区域)形成。另外，多个槽TR的配置也可以进行各种各样的变化。划线区域是为了从SOI晶片切分给各个半导体芯片而设置在相邻的半导体芯片间的区域，具有例如ΙΟΟμπι以下的宽度。
[0156]如图11所示，在俯视图中，沿在SOI晶片SW的主面上在X方向与垂直于X方向的y方向上延伸而形成的划线区域SR，形成有线状的槽TR。槽TR不限定于线状，例如如图12所示，也可以是在俯视图中按一定间隔形成有多个槽TR的虚线状的槽TR。
[0157]另外，如图13所示，也可以在俯视图中沿形成于SOI晶片SW的划线区域SR形成虚线状的槽TR，进一步在半导体芯片SC内形成虚线状的槽TR。
[0158]另外，如图14所示，也可以，以在俯视图中包围各个半导体芯片的外周的方式，将槽TR形成于划线区域SR。该情况下，在相邻的半导体芯片之间的划线区域SR，平行形成有2个槽TR。
[0159]此外，省略了此处的说明，但是本实施方式4的槽TR的截面形状与上述的实施方式
1、2或3大致相同。
[0160]这样，根据本实施方式4，即使将槽TR形成于划线区域SR，也能够得到与上述实施方式1、2以及3大致相同的效果。
[0161]以上，基于实施方式对由本
【发明人】完成的发明具体地进行了说明，但是本发明当然不限定于上述实施方式，可以在不脱离其主旨的范围内进行各种各样的变更。
[0162]例如，作为具备静电卡盘的半导体制造装置，例示了等离子蚀刻装置以及等离子CVD装置，但是不限定于此。也可以在使用例如离子注入装置等具备静电卡盘的所有半导体制造装置的情况下应用。
【主权项】
1.一种半导体器件，具备: 半导体衬底； 在所述半导体衬底的主面上形成的第一绝缘膜； 由在所述第一绝缘膜上形成的半导体层构成的光波导；以及 以覆盖所述光波导的方式在所述第一绝缘膜上形成的第二绝缘膜， 在所述第一绝缘膜上，在俯视图中不与所述光波导重叠的位置形成有自所述第一绝缘膜的上表面起具有第一深度的槽。2.根据权利要求1所述的半导体器件，其中， 所述槽的深宽比是I以上。3.根据权利要求1所述的半导体器件，其中， 所述槽不贯通所述第一绝缘膜。4.根据权利要求1所述的半导体器件，其中， 在埋入所述槽的内部的所述第二绝缘膜上，形成有空隙。5.根据权利要求1所述的半导体器件，其中， 所述槽与所述光波导相互分离，形成为与所述光波导平行。6.—种半导体器件的制造方法，包括: (a)准备SOI衬底的工序，该SOI衬底具有:半导体衬底；在所述半导体衬底的主面上形成的第一绝缘膜;在所述第一绝缘膜的上表面上形成的半导体层;和在所述半导体衬底的与所述主面相反一侧的背面上形成的背面绝缘膜； (b)对所述半导体层进行加工而在元件形成区域形成由所述半导体层构成的光波导的工序； (c)在所述第一绝缘膜上，在俯视图中不与所述光波导重叠的位置形成自所述第一绝缘膜的上表面起具有第一深度的槽的工序； (d)以覆盖所述光波导的方式，在包括所述槽的内部在内的所述第一绝缘膜上形成第二绝缘膜的工序； (e)在所述第二绝缘膜上形成到达所述光波导的连接孔的工序;和 (f)在所述第二绝缘膜上形成经由所述连接孔与所述半导体层电连接的布线的工序， 在所述(b)工序之后且在所述(f)工序之前，包括(g)将所述背面绝缘膜去除的工序。7.根据权利要求6所述的半导体器件的制造方法，其中， 所述槽的深宽比是I以上。8.根据权利要求6所述的半导体器件的制造方法，其中， 所述槽不贯通所述第一绝缘膜。9.根据权利要求6所述的半导体器件的制造方法，其中， 在埋入所述槽的内部的所述第二绝缘膜上，形成空隙。10.根据权利要求6所述的半导体器件的制造方法，其中， 所述槽与所述光波导相互分离，与所述光波导平行地形成于所述元件形成区域。11.根据权利要求6所述的半导体器件的制造方法，其中， 所述槽形成在设置于所述元件形成区域的周围的划线区域。12.—种半导体器件的制造方法，包括: (a)准备SOI衬底的工序，该SO I衬底具有:半导体衬底；在所述半导体衬底的主面上形成的第一绝缘膜;在所述第一绝缘膜的上表面上形成的半导体层;和在所述半导体衬底的与所述主面相反一侧的背面上形成的背面绝缘膜； (b)对所述半导体层进行加工而在元件形成区域形成由所述半导体层构成的光波导的工序； (c)以覆盖所述光波导的方式在所述第一绝缘膜上形成第二绝缘膜的工序； (d)在所述第一绝缘膜以及所述第二绝缘膜上，在俯视图中不与所述光波导重叠的位置形成自所述第二绝缘膜的上表面起具有第一深度的槽的工序； (e)在包括所述槽的内部在内的所述第二绝缘膜上形成第三绝缘膜的工序； (f)在所述第二绝缘膜以及所述第三绝缘膜上形成到达所述光波导的连接孔的工序；和 (g)在所述第三绝缘膜上形成经由所述连接孔与所述半导体层电连接的布线的工序， 在所述(b)工序之后且在所述(g)工序之前，包括(h)将所述背面绝缘膜去除的工序。13.根据权利要求12所述的半导体器件的制造方法，其中， 所述槽的深宽比是I以上。14.根据权利要求12所述的半导体器件的制造方法，其中， 所述槽不贯通所述第一绝缘膜。15.根据权利要求12所述的半导体器件的制造方法，其中， 在埋入所述槽的内部的所述第三绝缘膜上，形成空隙。16.根据权利要求12所述的半导体器件的制造方法，其中， 所述槽与所述光波导相互分离，与所述光波导平行地形成于所述元件形成区域。17.根据权利要求12所述的半导体器件的制造方法，其中， 所述槽形成在设置于所述元件形成区域的周围的划线区域。
【文档编号】H01L27/02GK106024689SQ201610034162
【公开日】2016年10月12日
【申请日】2016年1月19日
【发明人】宇佐美达矢, 坂本圭司, 国嶋浩之
【申请人】瑞萨电子株式会社