载流子存储型igbt及其制造方法
【专利摘要】本发明公开了一种载流子存储型IGBT，包括：漂移区，P型体区，空穴注入层；交替排列的多个第一和二沟槽，各第二沟槽由底部沟槽和顶部沟槽纵向叠加形成，在各第一和二沟槽中形成有栅介质层和多晶硅栅。第二沟槽的底部沟槽是在顶部沟槽形成后采用各向同性刻蚀形成，底部沟槽使第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被底部沟槽的侧面和底部表面覆盖的漂移区表面形成的N型积累层形成空穴存储层。本发明还公开了一种载流子存储型IGBT的制造方法。本发明能增强空穴在漂移区的存储效应，改善IGBT的导通压降和抗闩锁性能，且不会牺牲击穿电压。
【专利说明】
载流子存储型IGBT及其制造方法
技术领域
[0001 ]本发明涉及一种半导体集成电路制造领域，特别是涉及一种载流子存储型IGBT;本发明还涉及一种载流子存储型IGBT的制造方法。
【背景技术】
[0002]绝缘棚.双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，其中BJT—般采用能工作在高电压和高电流下的巨型晶体管(Giant Transistor,GTR)也即电力晶体管；IGTB兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
[0003]如图1所示，是现有IGBT结构的示意图，包括:
[0004]漂移区101，由形成于半导体衬底如硅衬底表面的N型轻掺杂区组成，N型掺杂区能采用N型外延层组成。
[0005]P型体区102，形成于所述漂移区101表面。
[0006]多个沟槽103，各所述沟槽103穿过所述P型体区102且各所述沟槽103的进入到所述漂移区101中。
[0007]在各所述沟槽103的底部表面和侧面形成有栅介质层如栅氧化层104，在各所述沟槽103中填充有多晶硅栅105;被各所述多晶硅栅105侧面覆盖的所述P型体区102表面用于形成沟道。
[0008]在所述漂移区101的底部表面形成有由P+区组成的空穴注入层111;空穴注入层111能够通过对半导体衬底减薄后形成，空穴注入层111的掺杂直接采用P+掺杂的半导体衬底的杂质或者在半导体衬底减薄后通过离子注入形成。
[0009]在所述P型体区102表面形成有由N+区组成的源区106。
[0010]在所述半导体衬底的正面形成有层间膜107，所述层间膜107将所述源区106、所述多晶硅栅105和所述P型体区102表面覆盖。
[0011]在所述源区106和所述多晶硅栅105的顶部分别形成有穿过所述层间膜107的接触孔108。在所述源区106所对应的所述接触孔108的底部形成有P+注入区109，所述P+注入区109穿过所述源区106并和底部的所述P型体区102相接触。
[0012]在所述层间膜107的表面形成有正面金属层110图形结构，所述正面金属层110图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔108和底部的所述源区106接触，所述栅极通过对应的接触孔108和底部的所述多晶硅栅105接触。
[0013]在所述空穴注入层111的底部表面形成有由背面金属层组成的集电极。图1所示的IGBT为非穿通型(No Punch Through，NPT) IGBT，在所述漂移区101和所述空穴注入层111之间没有形成N+缓冲层。IGBT也能为穿通型(PT) IGBT或弱穿通型(LPT) IGBT。
[0014]图1所示的IGBT的导通工作原理为:沟道开启后电子由沟道进入漂移区101如虚线箭头120所示，电子注入到漂移区101中后还会降低漂移区101电势；当漂移区101与背面空穴注入区即所述空穴注入层111的电势差达到二极管导通压降时，空穴由背面注入漂移区101，形成电导调制并降低导通压降。但在电场的作用下部分背面注入的空穴会被电场扫出漂移区如箭头线121所示，并通过接触孔流出，这就是所谓的空穴电流;空穴电流会增大器件的导通压降并降低器件抗闩锁能力。
【发明内容】
[0015]本发明所要解决的技术问题是提供一种载流子存储型IGBT，能增强空穴在漂移区的存储效应，改善IGBT的导通压降和抗闩锁性能。为此，本发明还提供一种载流子存储型IGBT的制造方法。
[0016]为解决上述技术问题，本发明提供的载流子存储型IGBT包括:
[0017]漂移区，由形成于半导体衬底表面的N型轻掺杂区组成。
[0018]P型体区，形成于所述漂移区表面。
[0019]在所述漂移区的底部表面形成有由P+区组成的空穴注入层。
[0020]多个第一沟槽和多个第二沟槽，各所述第一沟槽和各所述第二沟槽交替排列。
[0021]各所述第二沟槽由底部沟槽和顶部沟槽纵向叠加形成，所述顶部沟槽穿过所述P型体区且所述顶部沟槽的底部进入到所述漂移区中，所述底部沟槽位于所述顶部沟槽的底部;所述第一沟槽穿过所述P型体区且所述第一沟槽的底部进入到所述漂移区中。
[0022]在各所述第一沟槽的底部表面和侧面形成有栅介质层，在各所述第一沟槽中填充有多晶硅栅;在各所述第二沟槽的顶部沟槽的侧面形成有栅介质层，在各所述第二沟槽的底部沟槽的底部表面和侧面形成底部介质层，在各所述第二沟槽中填充有多晶硅栅;被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道。
[0023]所述第一沟槽和所述第二沟槽的顶部沟槽都是通过光刻定义并采用各向异性刻蚀形成，所述第一沟槽的宽度大于等于所述第二沟槽的顶部沟槽的宽度;所述第二沟槽的底部沟槽是在所述顶部沟槽形成后采用各向同性刻蚀形成，所述底部沟槽使所述第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被所述底部沟槽的侧面和底部表面覆盖的所述漂移区表面形成的N型积累层形成空穴存储层，用于阻挡空穴从所述漂移区中进入到所述P型体区中。
[0024]进一步的改进是，所述半导体衬底为硅衬底。
[0025]进一步的改进是，在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成，所述P型体区形成于所述漂移区表面的所述硅外延层中。
[0026]进一步的改进是，所述底部介质层和所述栅介质层工艺相同；或者，所述底部介质层的厚度大于所述栅介质层。
[0027]进一步的改进是，所述栅介质层和所述底部介质层的材料都为氧化层。
[0028]进一步的改进是，在所述P型体区表面形成有由N+区组成的源区。
[0029]在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖。
[0030]在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔。
[0031]在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
[0032]在所述空穴注入层的底部表面形成有由背面金属层组成的集电极。
[0033]进一步的改进是，在所述源区所对应的所述接触孔的底部形成有P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。
[0034]进一步的改进是，载流子存储型IGBT为穿通型IGBT、非穿通型IGBT或弱穿通型IGBT0
[0035]为解决上述技术问题，本发明提供的载流子存储型IGBT的制造方法包括如下步骤:
[0036]步骤一、提供一半导体衬底，在所述半导体衬底表面形成由N型轻掺杂区组成的漂移区。
[0037]步骤二、在所述半导体衬底表面形成硬质掩模层，采用光刻定义出沟槽的形成区域，沟槽包括多个第一沟槽和多个第二沟槽，各所述第一沟槽和各所述第二沟槽交替排列。
[0038]步骤三、依次对所述硬质掩模层和所述半导体衬底进行各向异性刻蚀形成各所述第一沟槽和各所述第二沟槽的顶部沟槽。
[0039]步骤四、在各所述第一沟槽和各所述第二沟槽的顶部沟槽的底部表面和侧面依次形成第一氧化硅层和第二氮化硅层，所述第一氧化硅层和所述第二氮化硅层还延伸到各所述沟槽外的所述硬质掩模层表面。
[0040]步骤五、采用光刻刻蚀工艺将各所述第二沟槽的顶部沟槽的底部表面的所述第一氧化硅层和所述第二氮化硅层去除，各所述第一沟槽的底部表面和侧面以及各所述第二沟槽的顶部沟槽的侧面的所述第一氧化硅层和所述第二氮化硅层都保留。
[0041]步骤六、以保留的所述第一氧化硅层和所述第二氮化硅层以及所述硬质掩模层为掩模对所述第二沟槽的顶部沟槽的底部的所述半导体衬底进行各向同性刻蚀形成各所述第二沟槽的底部沟槽，由所述底部沟槽和所述顶部沟槽纵向叠加形成各所述第二沟槽。
[0042]步骤七、去除所述第一氧化硅层和所述第二氮化硅层以及所述硬质掩模层。
[0043]步骤八、在各所述第二沟槽的底部沟槽的底部表面和侧面形成底部介质层，在各所述第一沟槽的底部表面和侧面以及各所述第二沟槽的顶部沟槽的侧面形成栅介质层。
[0044]步骤九、在各所述第一沟槽和各所述第二沟槽中填充有多晶硅栅。
[0045]步骤十、在所述漂移区表面P型体区；各所述第二沟槽的所述顶部沟槽穿过所述P型体区且所述顶部沟槽的底部进入到所述漂移区中；各所述第一沟槽穿过所述P型体区且所述第一沟槽的底部进入到所述漂移区中。
[0046]被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道;所述底部沟槽使所述第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被所述底部沟槽的侧面和底部表面覆盖的所述漂移区表面形成的N型积累层形成空穴存储层，用于阻挡空穴从所述漂移区中进入到所述P型体区中。
[0047]进一步的改进是，步骤八中所述底部介质层和所述栅介质层采用相同的工艺同时形成;或者，步骤八中所述底部介质层先于所述栅介质层形成且所述底部介质层的厚度大于所述栅介质层。
[0048]进一步的改进是，步骤十之后还包括如下正面工艺步骤:
[0049]步骤十一、采用光刻加注入工艺在所述P型体区表面形成由N+区组成的源区。
[0050]步骤十二、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖。
[0051]步骤十三、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述栅极结构暴露出来。
[0052]之后，在所述接触孔的开口中填充金属。
[0053]步骤十四、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
[0054]进一步的改进是，步骤八中所述接触孔的开口打开后、金属填充前还包括:
[0055]进行P+注入在所述源区所对应的所述接触孔的底部形成P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。
[0056]进一步的改进是，步骤十四之后，还包括如下背面工艺步骤:
[0057]步骤十五、对所述半导体衬底进行减薄。
[0058]步骤十六、进行P型离子注入在所述漂移区的底部表面形成由P+区组成的空穴注入层。
[0059]步骤十七、形成背面金属层，所述背面金属层和所述空穴注入层接触引出集电极。
[0060]本发明通过改变沟槽的形貌，将沟槽的排列结构设置为由第一沟槽和第二沟槽交替排列组成，其中第二沟槽分成了底部沟槽和顶部沟槽，底部沟槽通过在顶部沟槽形成之后进行各向同性刻蚀形成，也即底部沟槽是在顶部沟槽的基础上进行纵向和横向的扩展形成，这样底部沟槽的侧面和底部表面所覆盖的面积会增加;本发明在器件导通时由被底部沟槽的侧面和底部表面覆盖的漂移区表面形成的N型积累层形成空穴存储层，由于底部沟槽的侧面和底部表面所覆盖的面积增加，所以本发明能够形成面积较大的空穴存储层，这样能够很好地阻挡空穴从漂移区中进入到P型体区中，所以本发明仅通过改变沟槽的形貌就能增强空穴在漂移区的存储效应，改善IGBT的导通压降和抗闩锁性能。
[0061]由于本发明的空穴存储层是在器件导通时由形成于沟槽的底部表面和侧面的N型积累层组成，所以本发明不需要额外在漂移区和体区的界面处形成有N+区组成的空穴存储层，所以本发明不会牺牲器件的击穿电压。
【附图说明】
[0062]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0063]图1是现有IGBT结构的示意图；
[0064]图2是本发明第一实施例载流子存储型IGBT的结构示意图；
[0065]图3是本发明第二实施例载流子存储型IGBT的结构示意图；
[0066]图4A-图4L是本发明第一实施例方法各步骤中器件的结构示意图。
【具体实施方式】
[0067]如图2所示，是本发明第一实施例载流子存储型IGBT的结构示意图；本发明第一实施例载流子存储型IGBT包括:
[0068]漂移区I，由形成于半导体衬底表面的N型轻掺杂区组成。
[0069]P型体区2，形成于所述漂移区I表面。
[0070]较佳为，所述半导体衬底为硅衬底。在所述硅衬底表面形成有硅外延层，所述漂移区I直接由N型轻掺杂的所述硅外延层组成，所述P型体区2形成于所述漂移区I表面的所述娃外延层中。
[0071]在所述漂移区I的底部表面形成有由P+区组成的空穴注入层11。
[0072]多个第一沟槽3a和多个第二沟槽，各所述第一沟槽3a和各所述第二沟槽交替排列。
[0073]各所述第二沟槽由底部沟槽3c和顶部沟槽3b纵向叠加形成，所述顶部沟槽3b穿过所述P型体区2且所述顶部沟槽3b的底部进入到所述漂移区I中，所述底部沟槽3c位于所述顶部沟槽3b的底部;所述第一沟槽3a穿过所述P型体区2且所述第一沟槽3a的底部进入到所述漂移区I中。
[0074]在各所述第一沟槽3a的底部表面和侧面形成有栅介质层4，在各所述第一沟槽3a中填充有多晶硅栅5;在各所述第二沟槽的顶部沟槽3b的侧面形成有栅介质层4，在各所述第二沟槽的底部沟槽3c的底部表面和侧面形成底部介质层4a，在各所述第二沟槽中填充有多晶硅栅5;被各所述多晶硅栅5侧面覆盖的所述P型体区2表面用于形成沟道。本发明第一实施例中，所述底部介质层4a和所述栅介质层4工艺相同，所述栅介质层4和所述底部介质层4a的材料都为氧化层。所述底部介质层4a和所述栅介质层4的工艺一样，故所述底部介质层4a的厚度会较薄，在多晶硅填充所述第二沟槽形成多晶硅栅5时会在所述底部沟槽3c中形成空洞20。
[0075]所述第一沟槽3a和所述第二沟槽的顶部沟槽3b都是通过光刻定义并采用各向异性刻蚀形成，所述第一沟槽3a的宽度大于等于所述第二沟槽的顶部沟槽3b的宽度;所述第二沟槽的底部沟槽3c是在所述顶部沟槽3b形成后采用各向同性刻蚀形成，所述底部沟槽3c使所述第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被所述底部沟槽3c的侧面和底部表面覆盖的所述漂移区I表面形成的N型积累层形成空穴存储层，用于阻挡空穴从所述漂移区I中进入到所述P型体区2中。
[0076]还包括:
[0077]在所述P型体区2表面形成有由N+区组成的源区6。
[0078]在所述半导体衬底的正面形成有层间膜7，所述层间膜7将所述源区6、所述多晶硅栅5和所述P型体区2表面覆盖。
[0079]在所述源区6和所述多晶硅栅5的顶部分别形成有穿过所述层间膜7的接触孔8。在所述源区6所对应的所述接触孔8的底部形成有P+注入区9，所述P+注入区9穿过所述源区6并和底部的所述P型体区2相接触。
[0080]在所述层间膜7的表面形成有正面金属层10图形结构，所述正面金属层10图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔8和底部的所述源区6接触，所述栅极通过对应的接触孔8和底部的所述多晶硅栅5接触。
[0081]在所述空穴注入层11的底部表面形成有由背面金属层组成的集电极。本发明实施例中，载流子存储型IGBT为非穿通型IGBT，在漂移区I和空穴注入层11之间没有形成N+缓冲层。在其他实施例中，载流子存储型IGBT也能为穿通型IGBT或弱穿通型IGBT。
[0082]如图3所示，是本发明第二实施例载流子存储型IGBT的结构示意图，本发明第二实施例载流子存储型IGBT和本发明第一实施例载流子存储型IGBT的区别之处为:
[0083]所述底部介质层4b的厚度大于所述栅介质层4，在多晶硅填充所述第二沟槽形成所述多晶硅栅5时多晶硅和所述底部介质层4b会将所述底部沟槽完全填充。
[0084]如图4A至图4L所示，是本发明第一实施例方法各步骤中器件的结构示意图，本发明第一实施例载流子存储型IGBT的制造方法包括如下步骤:
[0085]步骤一、如图4A所示，提供一半导体衬底，在所述半导体衬底表面形成由N型轻掺杂区组成的漂移区I。
[0086]较佳为，所述半导体衬底为硅衬底。在所述硅衬底表面形成有硅外延层，所述漂移区I直接由N型轻掺杂的所述硅外延层组成。
[0087]所示半导体衬底为P+掺杂，此时，所述半导体衬底的P+掺杂直接作为空穴注入层11，后续步骤中仅需进一步对所述半导体衬底进行减薄即可得到所需厚度的空穴注入层
11。在其他实施例中，所述半导体衬底也能不采用P+掺杂，空穴注入层11将会由后续的对半导体衬底进行减薄后进行P+注入形成。
[0088]步骤二、如图4B所示，在所述半导体衬底即形成了所述漂移区I之后的所述半导体衬底表面形成硬质掩模层301，采用光刻工艺形成的光刻胶图形302定义出沟槽的形成区域，沟槽包括多个第一沟槽3a和多个第二沟槽，各所述第一沟槽3a和各所述第二沟槽交替排列。
[0089]步骤三、如图4C所示，对所述硬质掩模层301进行刻蚀，之后去除光刻胶图形302。
[0090]如图4D所示，以所述硬质掩模层301的图形为掩模对所述半导体衬底进行各向异性刻蚀形成各所述第一沟槽3a和各所述第二沟槽的顶部沟槽3b。
[0091]步骤四、如图4E所示，在各所述第一沟槽3a和各所述第二沟槽的顶部沟槽3b的底部表面和侧面依次形成第一氧化硅层和第二氮化硅层303，所述第一氧化硅层和所述第二氮化硅层303还延伸到各所述沟槽外的所述硬质掩模层301表面。
[0092]步骤五、如图4F所示，采用光刻工艺形成光刻胶图形304，光刻胶图形304将各所述第二沟槽的区域打开、所述第二沟槽外部区域被所述光刻胶图形304和所述硬质掩模层301覆盖。
[0093]如图4G所示，以所述光刻胶图形304和所述硬质掩模层301为掩模进行刻蚀工艺将各所述第二沟槽的顶部沟槽3b的底部表面的所述第一氧化硅层和所述第二氮化硅层303去除，各所述第一沟槽3a的底部表面和侧面以及各所述第二沟槽的顶部沟槽3b的侧面的所述第一氧化硅层和所述第二氮化硅层303都保留。
[0094]如图4H所示，去除所述光刻胶图形304。
[0095]步骤六、如图41所示，以保留的所述第一氧化硅层和所述第二氮化硅层303以及所述硬质掩模层301为掩模对所述第二沟槽的顶部沟槽3b的底部的所述半导体衬底进行各向同性刻蚀形成各所述第二沟槽的底部沟槽3c，由所述底部沟槽3c和所述顶部沟槽3b纵向叠加形成各所述第二沟槽。
[0096]步骤七、如图4J所示，去除所述第一氧化硅层和所述第二氮化硅层303以及所述硬质掩模层301。
[0097]步骤八、如图4K所示，在各所述第二沟槽的底部沟槽3c的底部表面和侧面形成底部介质层4a，在各所述第一沟槽3a的底部表面和侧面以及各所述第二沟槽的顶部沟槽3b的侧面形成栅介质层4。
[0098]本发明第一实施例方法中，所述底部介质层4a和所述栅介质层4的材料都为氧化层，且是采用相同的热氧化工艺同时形成。在其它实施例中，也能为:所述底部介质层4a先于所述栅介质层4形成且所述底部介质层4a的厚度大于所述栅介质层4。
[0099]步骤九、如图4L所示，在各所述第一沟槽3a和各所述第二沟槽中填充有多晶硅栅5。
[0100]步骤十、如图2所示，在所述漂移区I表面P型体区2;各所述第二沟槽的所述顶部沟槽3b穿过所述P型体区2且所述顶部沟槽3b的底部进入到所述漂移区I中；各所述第一沟槽3a穿过所述P型体区2且所述第一沟槽3a的底部进入到所述漂移区I中。
[0101]被各所述多晶硅栅5侧面覆盖的所述P型体区2表面用于形成沟道;所述底部沟槽3c使所述第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被所述底部沟槽3c的侧面和底部表面覆盖的所述漂移区I表面形成的N型积累层形成空穴存储层，用于阻挡空穴从所述漂移区I中进入到所述P型体区2中。
[0102]如图2所示，步骤十之后还包括如下正面工艺步骤:
[0103]步骤十一、采用光刻加注入工艺在所述P型体区2表面形成由N+区组成的源区6。
[0104]步骤十二、在所述半导体衬底的正面淀积层间膜7，所述层间膜7将所述源区6、所述多晶硅栅5和所述P型体区2表面覆盖。
[0105]步骤十三、对所述层间膜7进行光刻刻蚀形成穿过所述层间膜7的接触孔8的开口，所述接触孔8的开口将底部对应的所述源区6或所述栅极结构暴露出来。
[0106]进行P+注入在所述源区6所对应的所述接触孔8的底部形成P+注入区9，所述P+注入区9穿过所述源区6并和底部的所述P型体区2相接触。
[0107]之后，在所述接触孔8的开口中填充金属。
[0108]步骤十四、形成正面金属层10，对所述正面金属层10进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔8和底部的所述源区6接触，所述栅极通过对应的接触孔8和底部的所述多晶硅栅5接触。
[0109]步骤十四之后，还包括如下背面工艺步骤:
[0110]步骤十五、对所述半导体衬底进行减薄。
[0111]步骤十六、直接由减薄后的具有P+掺杂的所述半导体衬底组成所述空穴注入层U。在其它实施例中也能为:所述半导体衬底减薄后，进行P型离子注入在所述漂移区I的底部表面形成由P+区组成的空穴注入层11。
[0112]本发明第一实施例方法中，载流子存储型IGBT为非穿通型IGBT，在漂移区I和空穴注入层11之间没有形成N+缓冲层。在其他实施例中，载流子存储型IGBT也能为穿通型IGBT或弱穿通型IGBT。
[0113]步骤十七、形成背面金属层，所述背面金属层和所述空穴注入层11接触引出集电极。
[0114]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种载流子存储型IGBT，其特征在于，包括: 漂移区，由形成于半导体衬底表面的N型轻掺杂区组成； P型体区，形成于所述漂移区表面； 在所述漂移区的底部表面形成有由P+区组成的空穴注入层； 多个第一沟槽和多个第二沟槽，各所述第一沟槽和各所述第二沟槽交替排列； 各所述第二沟槽由底部沟槽和顶部沟槽纵向叠加形成，所述顶部沟槽穿过所述P型体区且所述顶部沟槽的底部进入到所述漂移区中，所述底部沟槽位于所述顶部沟槽的底部；所述第一沟槽穿过所述P型体区且所述第一沟槽的底部进入到所述漂移区中； 在各所述第一沟槽的底部表面和侧面形成有栅介质层，在各所述第一沟槽中填充有多晶硅栅;在各所述第二沟槽的顶部沟槽的侧面形成有栅介质层，在各所述第二沟槽的底部沟槽的底部表面和侧面形成底部介质层，在各所述第二沟槽中填充有多晶硅栅;被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道； 所述第一沟槽和所述第二沟槽的顶部沟槽都是通过光刻定义并采用各向异性刻蚀形成，所述第一沟槽的宽度大于等于所述第二沟槽的顶部沟槽的宽度;所述第二沟槽的底部沟槽是在所述顶部沟槽形成后采用各向同性刻蚀形成，所述底部沟槽使所述第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被所述底部沟槽的侧面和底部表面覆盖的所述漂移区表面形成的N型积累层形成空穴存储层，用于阻挡空穴从所述漂移区中进入到所述P型体区中。2.如权利要求1所述的载流子存储型IGBT，其特征在于:所述半导体衬底为硅衬底。3.如权利要求2所述的载流子存储型IGBT，其特征在于:在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成，所述P型体区形成于所述漂移区表面的所述硅外延层中。4.如权利要求1所述的载流子存储型IGBT，其特征在于:所述底部介质层和所述栅介质层工艺相同；或者，所述底部介质层的厚度大于所述栅介质层。5.如权利要求1或4所述的载流子存储型IGBT，其特征在于:所述栅介质层和所述底部介质层的材料都为氧化层。6.如权利要求1至4中任一权利要求所述的载流子存储型IGBT，其特征在于:在所述P型体区表面形成有由N+区组成的源区； 在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖； 在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔； 在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触； 在所述空穴注入层的底部表面形成有由背面金属层组成的集电极。7.如权利要求6所述的载流子存储型IGBT，其特征在于:在所述源区所对应的所述接触孔的底部形成有P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。8.如权利要求1所述的载流子存储型IGBT，其特征在于:载流子存储型IGBT为穿通型IGBT、非穿通型IGBT或弱穿通型IGBT。9.一种载流子存储型IGBT的制造方法，其特征在于，包括如下步骤: 步骤一、提供一半导体衬底，在所述半导体衬底表面形成由N型轻掺杂区组成的漂移区； 步骤二、在所述半导体衬底表面形成硬质掩模层，采用光刻定义出沟槽的形成区域，沟槽包括多个第一沟槽和多个第二沟槽，各所述第一沟槽和各所述第二沟槽交替排列； 步骤三、依次对所述硬质掩模层和所述半导体衬底进行各向异性刻蚀形成各所述第一沟槽和各所述第二沟槽的顶部沟槽； 步骤四、在各所述第一沟槽和各所述第二沟槽的顶部沟槽的底部表面和侧面依次形成第一氧化硅层和第二氮化硅层，所述第一氧化硅层和所述第二氮化硅层还延伸到各所述沟槽外的所述硬质掩模层表面； 步骤五、采用光刻刻蚀工艺将各所述第二沟槽的顶部沟槽的底部表面的所述第一氧化硅层和所述第二氮化硅层去除，各所述第一沟槽的底部表面和侧面以及各所述第二沟槽的顶部沟槽的侧面的所述第一氧化硅层和所述第二氮化硅层都保留； 步骤六、以保留的所述第一氧化硅层和所述第二氮化硅层以及所述硬质掩模层为掩模对所述第二沟槽的顶部沟槽的底部的所述半导体衬底进行各向同性刻蚀形成各所述第二沟槽的底部沟槽，由所述底部沟槽和所述顶部沟槽纵向叠加形成各所述第二沟槽； 步骤七、去除所述第一氧化硅层和所述第二氮化硅层以及所述硬质掩模层； 步骤八、在各所述第二沟槽的底部沟槽的底部表面和侧面形成底部介质层，在各所述第一沟槽的底部表面和侧面以及各所述第二沟槽的顶部沟槽的侧面形成栅介质层； 步骤九、在各所述第一沟槽和各所述第二沟槽中填充有多晶硅栅； 步骤十、在所述漂移区表面P型体区；各所述第二沟槽的所述顶部沟槽穿过所述P型体区且所述顶部沟槽的底部进入到所述漂移区中；各所述第一沟槽穿过所述P型体区且所述第一沟槽的底部进入到所述漂移区中； 被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道;所述底部沟槽使所述第二沟槽的底部区域的侧面和底部表面覆盖的面积增加，器件导通时由被所述底部沟槽的侧面和底部表面覆盖的所述漂移区表面形成的N型积累层形成空穴存储层，用于阻挡空穴从所述漂移区中进入到所述P型体区中。10.如权利要求9所述的载流子存储型IGBT的制造方法，其特征在于:所述半导体衬底为硅衬底。11.如权利要求10所述的载流子存储型IGBT的制造方法，其特征在于:在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成;所述P型体区形成于所述漂移区表面的所述硅外延层中。12.如权利要求9所述的载流子存储型IGBT的制造方法，其特征在于:步骤八中所述底部介质层和所述栅介质层采用相同的工艺同时形成;或者，步骤八中所述底部介质层先于所述栅介质层形成且所述底部介质层的厚度大于所述栅介质层。13.如权利要求9或12所述的载流子存储型IGBT的制造方法，其特征在于:步骤八中所述栅介质层和所述底部介质层的材料都为氧化层。14.如权利要求9至12中任一权利要求所述的载流子存储型IGBT的制造方法，其特征在于，步骤十之后还包括如下正面工艺步骤: 步骤十一、采用光刻加注入工艺在所述P型体区表面形成由N+区组成的源区； 步骤十二、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖； 步骤十三、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述栅极结构暴露出来； 之后，在所述接触孔的开口中填充金属； 步骤十四、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。15.如权利要求14所述的载流子存储型IGBT的制造方法，其特征在于:步骤八中所述接触孔的开口打开后、金属填充前还包括: 进行P+注入在所述源区所对应的所述接触孔的底部形成P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。16.如权利要求14所述的载流子存储型IGBT的制造方法，其特征在于，步骤十四之后，还包括如下背面工艺步骤: 步骤十五、对所述半导体衬底进行减薄； 步骤十六、进行P型离子注入在所述漂移区的底部表面形成由P+区组成的空穴注入层； 步骤十七、形成背面金属层，所述背面金属层和所述空穴注入层接触引出集电极。17.如权利要求9所述的载流子存储型IGBT的制造方法，其特征在于:载流子存储型IGBT为穿通型IGBT、非穿通型IGBT或弱穿通型IGBT。
【文档编号】H01L29/739GK106057877SQ201610620549
【公开日】2016年10月26日
【申请日】2016年8月1日
【发明人】柯行飞
【申请人】上海华虹宏力半导体制造有限公司