Igbt器件及其制造方法
【专利摘要】本发明公开了一种IGBT器件，其包括：第一导电类型轻掺杂的漂移区；形成于漂移区上表面的沟道区，为第二导电类型掺杂；位于漂移区下表面的集电区，为第二导电类型重掺杂；多个沟槽，沟槽穿过沟道区并进入到漂移区上部中；在沟槽的侧面及底部形成有栅介质层；在沟槽中填充多晶硅作为多晶硅栅；在沟槽周边邻接沟道区的漂移区中形成第一导电类型非均匀掺杂的载流子存储层。本发明公开了该种IGBT器件的制造方法。本发明不但能优化IGBT导通压降，而且能同时维持较高的击穿电压。
【专利说明】
IGBT器件及其制造方法
技术领域
[0001]本发明涉及半导体技术，特别涉及一种IGBT器件及其制造方法。
【背景技术】
[0002]IGBT(Insulated Gate Bipolar Transistor，绝缘棚.双极型晶体管)，是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。GTR饱和压降低，载流密度大，但驱动电流较大;MOSFET驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。
[0003]IGBT的伏安特性是指以栅极电压Vge为参变量时，集电极电流Ic与集电极电压Vce之间的关系曲线。IGBT的伏安特性与B JT的输出特性相似，也可分为饱和区1、放大区II和击穿区III三部分。IGBT作为开关器件稳态时主要工作在饱和导通区。IGBT的转移特性是指集电极输出电流Ic与栅极电压之间的关系曲线。它与MOSFET的转移特性相同，当栅极电压Vge小于开启电压Vge(th)时，IGBT处于关断状态。在IGBT导通后的大部分集电极电流范围内，Ic与Vge呈线性关系。
[0004]一般而言，较高的IGBT阻断电压和较小的尺寸会使Vce (sat)增加。
[0005]为降低器件的Vce(sat)引入载流子存储层，可提高靠近发射区一端的电子注入效率，从而优化导通压降。但是载流子存储层的加入会使得沟槽底部电场增强，器件击穿电压降低。
[0006]图1所示为现有一种沟槽绝缘栅双极型晶体管IGBT，其包括N-型基区1、P型基区2、N+缓冲层3、背P+发射区4、N+集电区5、栅氧化层6、多晶栅7、集电极8、发射极9、栅电极10、P+型基区11、载流子存储层12、P-型浮空层13;所述N-型基区1、N+缓冲层3、背P+发射区4、集电极8自上而下依次设置;所述N-型基区I的上部周边设有槽体，槽体内设置P-型浮空层13;所述N-型基区I的上方的中部自下而上依次设置载流子存储层12、P型基区2;P型基区2上方设置P+型基区11、N+集电区5，P+型基区11设置于N+集电区5内，被N+集电区5包围；所述P+型基区11上方设置栅电极10，栅电极10分别与P+型基区11、N+集电区5相接;所述P-型浮空层13上方设置所述栅氧化层6，栅氧化层6的主体外侧周边设置多晶栅7，多晶栅7与P-型浮空层13不接触;所述N+集电区5、P型基区2、载流子存储层12设置于栅氧化层6的主体内侧;所述多晶栅7上方设置发射极9，发射极9与多晶栅7、栅氧化层6接触。
【发明内容】
[0007]本发明要解决的技术问题是不但能优化IGBT导通压降，而且能同时维持较高的击穿电压。
[0008]为解决上述技术问题，本发明提供的IGBT器件包括:
[0009]漂移区，漂移区为第一导电类型轻掺杂；
[0010]沟道区，沟道区为第二导电类型掺杂，形成于所述漂移区上表面；
[0011]集电区，集电区为第二导电类型重掺杂，位于所述漂移区下表面；
[0012]多个沟槽，所述沟槽穿过所述沟道区并进入到所述漂移区上部中；
[0013]在所述沟槽的侧面及底部形成有栅介质层；
[0014]在所述沟槽中填充多晶硅作为多晶硅栅；
[0015]在所述沟槽周边邻接所述沟道区的漂移区中，形成第一导电类型非均匀掺杂的载流子存储层。
[0016]较佳的，所述载流子存储层的第一导电类型掺杂的浓度，由靠近沟槽到远离沟槽逐步降低。
[0017]较佳的，所述载流子存储层的第一导电类型掺杂的浓度，大于漂移区的第一导电类型掺杂的浓度。
[0018]较佳的，所述载流子存储层的第一导电类型掺杂的浓度，大于漂移区的第一导电类型掺杂的浓度一个数量级。
[0019]较佳的，所述载流子存储层的第一导电类型掺杂体浓度在lel5/cm3到5el7/cm3。
[0020]较佳的，第一导电类型掺杂为N型掺杂，第二导电类型掺杂为P型掺杂。
[0021 ]较佳的，所述漂移区直接由N型轻掺杂的硅外延层组成；
[0022]P型掺杂的沟道区形成于所述漂移区表面的硅外延层中。
[0023]较佳的，在所述N型掺杂漂移区的底部同P型掺杂集电区之间形成有N型缓冲层。
[0024]较佳的，所述沟槽的侧面及底部形成的栅介质层的材料都为氧化硅。
[0025]为解决上述技术问题，本发明提供的IGBT制造方法包括以下步骤:
[0026]—.在娃片衬底上形成N型外延层；
[0027]二.在硅片N型外延层上刻蚀形成沟槽；
[0028]三.在硅片上表面生长栅氧化层；
[0029]四.在硅片上表面淀积多晶硅，然后进行多晶硅栅刻蚀，沟槽内的多晶硅形成IGBT的栅极多晶硅；
[0030]五.利用光刻窗口选择在沟槽及其两侧处进行N型离子注入；
[0031]六.在硅片上表面进行P型离子注入形成P阱，P型离子注入深度小于步骤五中的N型离子注入深度；
[0032]七.进行热推进，使步骤五注入的N型离子形成横向不均匀分布的载流子存储层；
[0033]八.进行后续步骤，IGBT制作完成。
[0034]较佳的，步骤八中，在所述P阱表面选择性的进行源漏离子注入，分别形成N型重掺杂区域和P型重掺杂区域;然后由硅衬底背面注入N型离子形成N型缓冲层，再进行后续步骤，完成IGBT制作。
[0035]较佳的，步骤三中是通过热氧化方法生长栅氧化层。
[0036]较佳的，步骤五中，相邻两沟槽及其两侧处的N型离子注入光刻窗口的间隔距离大于沟槽的宽度。
[0037]较佳的，步骤五中，沟槽及其两侧处的N型掺杂注入剂量为2el5/cm2到6el7/cm2。
[0038]本发明的IGBT器件及其制造方法，在邻接沟道区的沟槽周边漂移区中的设置第一导电类型非均匀掺杂的载流子存储层，选择合适的浓度的非均匀掺杂的载流子存储层，不但能缩短沟道长度，提高靠近发射区一端的电子注入效率，从而优化导通压降，而且能减小对器件击穿电压的影响，可以同时维持较高的击穿电压。
【附图说明】
[0039]为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1是现有一种IGBT;
[0041 ]图2是本发明的IGBT器件一实施例结构示意图；
[0042]图3是本发明的IGBT制造方法一实施例硅片衬底上形成N型外延层示意图；
[0043]图4是本发明的IGBT制造方法一实施例N型外延层上刻蚀形成沟槽示意图；
[0044]图5是本发明的IGBT制造方法一实施例生长栅氧化层示意图；
[0045]图6是本发明的IGBT制造方法一实施例形成栅极多晶硅示意图；
[0046]图7是本发明的IGBT制造方法一实施例进行N型掺杂区注入示意图；
[0047]图8是本发明的IGBT制造方法一实施例形成P阱示意图；
[0048]图9是本发明的IGBT制造方法一实施例进行热推进形成横向不均匀分布的载流子存储层示意图；
[0049]图10是本发明的IGBT制造方法一实施例形成N型重掺杂区域和P型重掺杂区域示意图；
[0050]图11是本发明的IGBT制造方法一实施例形成N型缓冲层示意图。
【具体实施方式】
[0051]下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0052]实施例一
[0053]如图2所示，IGBT器件包括:
[0054]漂移区102，漂移区102为第一导电类型轻掺杂，所述漂移区102也称为基区；
[0055]沟道区107，沟道区107为第二导电类型掺杂，形成于所述漂移区102上表面；
[0056]集电区101，集电区101为第二导电类型重掺杂，位于所述漂移区102下表面；
[0057]多个沟槽103，所述沟槽103穿过所述沟道区107并进入到所述漂移区102上部中；
[0058]在所述沟槽103的侧面及底部形成有栅介质层104;
[0059]在所述沟槽103中填充多晶硅作为多晶硅栅105;
[0060]在所述沟槽103周边邻接所述沟道区107的漂移区102中，形成第一导电类型非均匀掺杂的载流子存储层106。
[0061 ]实施例一的IGBT器件，在邻接沟道区107的沟槽103周边漂移区102中的设置第一导电类型非均匀掺杂的载流子存储层106，选择合适的浓度的非均匀掺杂的载流子存储层106，不但能缩短沟道长度，提高靠近发射区一端的电子注入效率，从而优化导通压降，而且能减小对器件击穿电压的影响，可以同时维持较高的击穿电压。
[0062]实施例二
[0063]基于实施例一 IGBT器件，载流子存储层106的第一导电类型掺杂的浓度，由靠近沟槽103到远离沟槽103逐步降低。
[0064]较佳的，载流子存储层106的第一导电类型掺杂的浓度，大于漂移区102的第一导电类型掺杂的浓度。
[0065]较佳的，载流子存储层106的第一导电类型掺杂的浓度，大于漂移区102的第一导电类型掺杂的浓度一个数量级。
[0066]较佳的，载流子存储层106的第一导电类型掺杂体浓度在lel5/cm3到5el7/cm3。
[0067]实施例二的IGBT器件，载流子存储层106的第一导电类型掺杂的浓度靠近沟槽106较高，由于器件导通状态下电流主要从贴近栅氧处沟道流过，因此在靠近沟槽103处的载流子存储层106采用高浓度掺杂可以明显改善正向电流电压特性。
[0068]实施例三
[0069]基于实施例一IGBT器件，第一导电类型掺杂为N型掺杂，第二导电类型掺杂为P型掺杂。
[0070]较佳的，所述漂移区102直接由N型轻掺杂的硅外延层组成;P型掺杂的沟道区107形成于所述漂移区102表面的硅外延层中。
[0071]实施例三的IGBT器件，在P型沟道区107下设置N型载流子存储层106，该N型载流子存储层106缩短了沟道长度，并增加了空穴载流子流向IGBT发射极的势皇，限制空穴向P型沟道区107方向的运动，空穴被存储在N型载流子存储层106远离P型沟道区2—侧，载流子存储层106在沟道区107下方形成了一个空穴的积累层，并增加了在导通状态下电子从MOS沟道的注入效率，从而增强了该处的电导调制效应，可以大大减小器件的导通损耗。
[0072]实施例四
[0073]基于实施例三IGBT器件，在所述N型掺杂漂移区102的底部同P型掺杂集电区101之间形成有N型缓冲层110。
[0074]较佳的，所述沟槽103的侧面及底部形成的栅介质层4的材料都为氧化硅且都采用热氧化工艺同时形成，也即所述底部介质层不再单独形成。
[0075]实施例五
[0076]IGBT器件的制造方法，包括以下步骤:
[0077]—.在硅片衬底101上形成N型外延层102，如图3所示；
[0078]二.在硅片N型外延层102上刻蚀形成沟槽103，如图4所示；
[0079]三.在硅片上表面生长栅氧化层104，如图5所示；
[0080]四.在硅片上表面淀积多晶硅，然后进行多晶硅栅刻蚀，沟槽内103的多晶硅形成IGBT的栅极多晶硅105，如图6所示；
[0081 ] 五.利用光刻窗口选择在沟槽103及其两侧处进行N型离子注入106，如图7所示；
[0082]六.在硅片上表面进行P型离子注入形成P阱107，P型离子注入深度小于步骤五中的N型离子注入深度，如图8所示；
[0083]七.进行热推进，使步骤五注入的N型离子形成横向不均匀分布的载流子存储层106，如图9所示
[0084]八.在所述P阱表面选择性的进行常规的源漏离子注入，分别形成N型重掺杂区域108和P型重掺杂区域109，如图10所示；
[0085]九.由硅衬底背面注入N型离子形成N型缓冲层110，如图11所示；
[0086]十.进行后续步骤，IGBT制作完成。
[0087]较佳的，步骤三中是通过热氧化方法生长栅氧化层104。
[0088]较佳的，步骤五中，相邻两沟槽103及其两侧处的N型离子注入光刻窗口的间隔距离大于沟槽103的宽度。
[0089]较佳的，步骤五中，沟槽103及其两侧处的N型掺杂注入剂量为2el5/cm2到6el7/Cm20
[0090]较佳的，所述硅片衬底为低阻衬底，其电阻率范围0.007?0.013Ω.CM。
[0091]实施例五的IGBT器件的制造方法，采用P阱作为沟道区，N型外延作为N漂移区(N-Drift)，利用光刻窗口选择在靠近沟槽处进行N型离子注入，进行热推进形成横向不均匀分布的载流子存储层以改善器件Vce(sat)特性，减小了载流子存储层对器件击穿电压的影响。
[0092]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
【主权项】
1.一种IGBT器件，其特征在于，其包括: 漂移区，漂移区为第一导电类型轻掺杂； 沟道区，沟道区为第二导电类型掺杂，形成于所述漂移区上表面； 集电区，集电区为第二导电类型重掺杂，位于所述漂移区下表面； 多个沟槽，所述沟槽穿过所述沟道区并进入到所述漂移区上部中； 在所述沟槽的侧面及底部形成有栅介质层； 在所述沟槽中填充多晶硅作为多晶硅栅； 在所述沟槽周边邻接所述沟道区的漂移区中，形成第一导电类型非均匀掺杂的载流子存储层。2.根据权利要求1所述的IGBT器件，其特征在于， 所述载流子存储层的第一导电类型掺杂的浓度，由靠近沟槽到远离沟槽逐步降低。3.根据权利要求2所述的IGBT器件，其特征在于， 所述载流子存储层的第一导电类型掺杂的浓度，大于漂移区的第一导电类型掺杂的浓度。4.根据权利要求2所述的IGBT器件，其特征在于， 所述载流子存储层的第一导电类型掺杂的浓度，大于漂移区的第一导电类型掺杂的浓度一个数量级。5.根据权利要求2所述的IGBT器件，其特征在于， 所述载流子存储层的第一导电类型掺杂体浓度在lel5/cm3到5el7/cm3。6.根据权利要求1所述的IGBT器件，其特征在于， 第一导电类型掺杂为N型掺杂，第二导电类型掺杂为P型掺杂。7.根据权利要求6所述的IGBT器件，其特征在于， 所述漂移区直接由N型轻掺杂的硅外延层组成； P型掺杂的沟道区形成于所述漂移区表面的硅外延层中。8.根据权利要求7所述的IGBT器件，其特征在于， 在所述N型掺杂漂移区的底部同P型掺杂集电区之间形成有N型缓冲层。9.根据权利要求1所述的IGBT器件，其特征在于， 所述沟槽的侧面及底部形成的栅介质层的材料都为氧化硅。10.一种IGBT制造方法，其特征在于，包括以下步骤: 一.在娃片衬底上形成N型外延层； 二.在硅片N型外延层上刻蚀形成沟槽； 三.在硅片上表面生长栅氧化层； 四.在硅片上表面淀积多晶硅，然后进行多晶硅栅刻蚀，沟槽内的多晶硅形成IGBT的栅极多晶娃； 五.利用光刻窗口选择在沟槽及其两侧处进行N型离子注入； 六.在硅片上表面进行P型离子注入形成P阱，P型离子注入深度小于步骤五中的N型离子注入深度； 七.进行热推进，使步骤五注入的N型离子形成横向不均匀分布的载流子存储层； 八.进行后续步骤，IGBT制作完成。11.根据权利要求10所述的IGBT制造方法，其特征在于， 步骤八中，在所述P阱表面选择性的进行源漏离子注入，分别形成N型重掺杂区域和P型重掺杂区域;然后由硅衬底背面注入N型离子形成N型缓冲层，再进行后续步骤，完成IGBT制作。12.根据权利要求10所述的IGBT制造方法，其特征在于， 步骤三中是通过热氧化方法生长栅氧化层。13.根据权利要求10所述的IGBT制造方法，其特征在于， 步骤五中，相邻两沟槽及其两侧处的N型离子注入光刻窗口的间隔距离大于沟槽的宽度。14.根据权利要求10所述的IGBT制造方法，其特征在于， 步骤五中，沟槽及其两侧处的N型掺杂注入剂量为2el5/cm2到6el7/cm2。15.根据权利要求10所述的IGBT制造方法，其特征在于， 所述硅片衬底为低阻衬底，其电阻率范围0.007?0.013 Ω.CM。
【文档编号】H01L29/06GK106057879SQ201610671708
【公开日】2016年10月26日
【申请日】2016年8月16日 公开号201610671708.9, CN 106057879 A, CN 106057879A, CN 201610671708, CN-A-106057879, CN106057879 A, CN106057879A, CN201610671708, CN201610671708.9
【发明人】石晶
【申请人】上海华虹宏力半导体制造有限公司