基板及使用该基板的集成电路封装体的制作方法
【技术领域】
[0001]本实用新型是关于半导体封装领域，特别是关于基板及使用该基板的集成电路封装体。
【背景技术】
[0002]目前实现集成电路封装体的电磁屏蔽方式基本有两种:一种是使用适形屏蔽(conformal shielding)，另一种则是使用分段型屏蔽(compartment shielding)。其中适形屏蔽是指在封装过程中以金属溅镀、喷涂或其他镀膜方式在封装体的绝缘壳体外围形成屏蔽层。该屏蔽层会与外露于基板的接地组件接触，藉此屏蔽层可防止封装体内的集成电路遭受外部的电磁干扰。而分段型屏蔽则通过在绝缘壳体内切割一通孔使内部的接地和测试组件外露，再向通孔内填充导电材料，然后再以金属溅镀、喷涂或其他镀膜方式在封装体的绝缘壳体外围形成屏蔽层，如此可以防止集成电路内的射频组件相互干扰。
[0003]以金属溅镀、喷涂或其他镀膜方式等方式形成屏蔽层，替代原有的铁盖使得集成电路封装体体积比使用铁盖小且形状较有弹性。然而，这些屏蔽封装结构容易因基板裁切不佳、遮蔽层厚度不均或遮蔽层与基板内的接地组件接触不良而存在屏蔽效果欠佳的问题。因此，为保证集成电路封装体的质量，需对屏蔽效果进行检测。例如使用X光扫描或抽样剖切，如此势必需要使用昂贵的X光扫描设备或破坏成品，一方面增加了生产的成本，另一方面也存在漏检的可能而难以保证检测的质量。
[0004]因此，需要改进的集成电路封装体的屏蔽效果检测方式。
【实用新型内容】
[0005]本实用新型的目的之一在于提供改进的基板及使用该基板的集成电路封装体。
[0006]根据本实用新型的一实施例的集成电路封装体包含:一基板、多个芯片、一绝缘壳体、多个分段屏蔽导电柱，及一适形屏蔽层。该基板具有互连的多个接地组件及独立于该多个接地组件的多个测试组件。多个芯片安装于该基板的上表面上。绝缘壳体遮蔽该基板的上表面及该多个芯片。多个分段屏蔽导电柱分别上下贯穿该绝缘壳体而连接该测试组件及接地组件。适形屏蔽层遮蔽该绝缘壳体。其中该多个接地组件中的至少一者与该适形屏蔽层直接连接；测试组件中每一者包含上通孔与下通孔，该上通孔与该下通孔之间对应该分段屏蔽导电柱中相应者设置一金属阻隔板，该金属阻隔板的水平尺寸大于等于该相应分段屏蔽导电柱在该绝缘壳体上表面的开口尺寸。
[0007]在一实施例中，该多个接地组件包含多个接地板，该金属阻隔板与该多个接地板位于该基板的同一层。该分段屏蔽导电柱材料是导电组合物或金属。
[0008]本实用新型的另一实施例还提供了用于上述集成电路封装体的基板。
[0009]本实用新型的基板和集成电路封装体使得简单、低成本、非破坏性方式检测集成电路封装体的屏蔽效果成为可能，进而可提尚广品良率。
【附图说明】
[0010]图1是一集成电路封装体的剖视示意图
[0011]图2所示是根据本实用新型一实施例的集成电路封装体
[0012]图3所示是根据本实用新型一实施例的集成电路封装体的俯视剖面示意图
【具体实施方式】
[0013]为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。
[0014]一种简单的检测集成电路封装体的屏蔽效果的方法是在基板上设置至少一个独立测点，通过测量该独立测点与另一独立测点、或与其它接地组件测点间的电阻值即可判断屏蔽制程是否有问题。
[0015]图1是一集成电路封装体10的剖视示意图。如图1所示，该集成电路封装体10包含:一基板12、多个芯片14、一绝缘壳体16、一适形屏蔽层18及一分段屏蔽导电柱11。该基板12具有互连的多个接地组件120及独立于该多个接地组件120的多个测试组件122。该多个接地组件120包含一连串的接地通孔121及多个接地板123，而该测试组件122则是夹在这些接地通孔121之间的独立通孔。该独立通孔包含上通孔部125与下通孔部127，两者之间可由迹线128等连接在一起。芯片14安装于该基板12的上表面上。绝缘壳体16遮蔽该基板12的上表面及该芯片14。而屏蔽层18则遮蔽该绝缘壳体16及该基板12，其中至少一位于基板12侧边的接地通孔121与该屏蔽层18直接连接，分段屏蔽导电柱11位于需电磁防护的芯片14中间，与位于基板12上层的测试组件122上通孔部125及接地通孔(未示出)连接。该测试组件122通过上下贯穿该绝缘壳体16的分段屏蔽导电柱11与该屏蔽层18连接。
[0016]藉由测量测试组件122，即独立通孔与另一独立通孔、或接地通孔121间的电阻值可验证集成电路封装体10的屏蔽制程是否成功。然而，对该类型的集成电路封装体10而言，形成导电柱分段屏蔽导电柱11势必需要先使用激光在绝缘壳体16上切割通孔方可。由图1可知，因测试组件122是独立通孔，其与周围的金属存在一定间隙，例如上通孔部125与下方的接地板123间在水平方向上存在一定空隙。加之测试组件122上方也无任何金属覆盖，一旦激光的切割能量没控制好，基板12内部的介电材质就可能被激光打穿，进而影响到内层电路的特性。在图1中，打穿的通孔可能直达上通孔部125下方的迹线130。如此，后续形成的分段屏蔽导电柱11会与该迹线130连接，从而导致该集成电路封装体10失效。
[0017]根据本实用新型实施例的基板及使用该基板的集成电路封装体则可很好的解决上述问题。
[0018]图2所示是根据本实用新型一实施例的集成电路封装体20。如图2所示，该集成电路封装体20是适形屏蔽结构，其包含:基板22、安装于该基板22的上表面上的多个芯片24、多个分段屏蔽导电柱21、遮蔽该基板22上表面及芯片24的绝缘壳体26，及遮蔽该基板22及该绝缘壳体26的适形屏蔽层28。该多个芯片24可以是相同或不同类型。
[0019]具体的，该基板22具有互连的多个接地组件220及独立于该多个接地组件220的测试组件222。该多个接地组件220包含多个接地通孔221及多个接地板223，该多个接地通孔221分别与接地板223连接。该多个接地组件220中的至少一者，如至少一接地通孔221暴露于绝缘壳体26的侧壁而与该适形屏蔽层28直接连接。该测试组件222包含上通孔225与下通孔227，两者之间设置一金属阻隔板229。为制程方便，可在形成接地板223的同时形成该金属阻隔板229，即该金属阻隔板229与至少一接地板223位于该基板22的同一层。虽然附图1的迹线128与附图2中的金属阻隔板229在视图中难以体现其各自的结构特点，然本领域技术人员应清楚理解迹线128与本发明实施例中的金属阻隔板229的区别。该测试组件222的上通孔225通过上下贯穿该绝缘壳体26的分段屏蔽导电柱21可与该适形屏蔽层28实现电连接，下通孔227贯穿至基板22底面并可通过金属阻隔板229与上通孔225实现电连接。该分段屏蔽导电柱21材料可以是导电组合物或金属。鉴于分段屏蔽导电柱21所填充的通孔(未示出)大致是垂直的，金属阻隔板229的水平尺寸大于等于该分段屏蔽导电柱21在该绝缘壳体26上表面的开口尺寸即可有效避免激光打孔时打穿基板22。适形屏蔽层28可以金属溅镀、喷涂或其它镀膜方式包覆绝缘壳体26外围而形成。基板22的底面暴露于适形屏蔽层28外，其信号端子(未示出)与该适形屏蔽层28绝缘。
[0020]图3所示是根据本实用新型一实施例的集成电路封装体20的俯视剖面示意图。如图3所示，该集成电路封装体20设有多个接地通孔221和多个测试组件222，分别呈现为多个接地点231和多个独立测试点232。通过测量任意接地点231与独立测试点232之间的电阻值并进行比较即可知道屏蔽制程是否有误。如果分别测量各独立测试点232与另一独立测试点、或接地点231间的电阻值进行比较，发现基于其中一独立测试点232测得的电阻值与其它独立测试点232有明显不同，则可证明该独立测试点232附近的制程有问题。无需使用昂贵的透视仪器，无需破外产品结构也不必担心会破坏产品结构。
[0021]本实用新型的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求书所涵盖。
【主权项】
1.一种集成电路封装体，包含: 一基板，具有互连的多个接地元件及独立于所述多个接地元件的多个测试元件； 多个芯片，安装于所述基板的上表面上； 一绝缘壳体，遮蔽所述基板的上表面及所述多个芯片； 多个分段屏蔽导电柱，分别上下贯穿所述绝缘壳体而连接所述测试元件及接地元件； 一适形屏蔽层，遮蔽所述绝缘壳体，其中所述多个接地元件中的至少一者与所述适形屏蔽层直接连接； 其特征在于所述多个测试元件中每一者包含上通孔与下通孔，所述上通孔与所述下通孔之间对应所述分段屏蔽导电柱中相应者设置一金属阻隔板，所述金属阻隔板的水平尺寸大于等于该相应分段屏蔽导电柱在所述绝缘壳体上表面的开口尺寸。2.如权利要求1所述的集成电路封装体，其特征在于所述多个接地元件包含多个接地板，所述金属阻隔板与所述多个接地板位于所述基板的同一层。3.如权利要求1所述的集成电路封装体，其特征在于所述分段屏蔽导电柱材料是导电组合物或金属。4.一种基板，用于半导体封装；所述基板包含: 互连的多个接地元件，包含多个接地板?’及 多个测试元件，独立于所述多个接地元件； 其特征在于所述多个测试元件中每一者包含上通孔与下通孔，所述上通孔与所述下通孔之间设置一金属阻隔板，所述金属阻隔板与所述多个接地板位于所述基板的同一层。
【专利摘要】本实用新型是关于基板及使用该基板的集成电路封装体。根据一实施例的集成电路封装体包含：基板，其具有互连的多个接地元件及独立于该多个接地元件的测试元件；多个安装于基板上表面上的芯片；遮蔽基板上表面及芯片的绝缘壳体；分别上下贯穿绝缘壳体而连接该测试组件及接地组件的多个分段屏蔽导电柱，及遮蔽该绝缘壳体的适形屏蔽层；其中至少一接地元件与该适形屏蔽层直接连接。各测试元件的上通孔与该下通孔之间设置一金属阻隔板，该金属阻隔板的水平尺寸大于等于该导电柱在该绝缘壳体上表面的开口尺寸。本实用新型使得简单、低成本、非破坏性方式检测集成电路封装体的屏蔽效果成为可能，进而可提高产品良率。
【IPC分类】H01L23/60
【公开号】CN204680668
【申请号】CN201520363916
【发明人】丁兆明, 李荣哲, 郭桂冠
【申请人】苏州日月新半导体有限公司, 日月光半导体制造股份有限公司
【公开日】2015年9月30日
【申请日】2015年5月29日