具有垂直沟道的半导体器件的制作方法
【专利说明】具有垂直沟道的半导体器件
[0001]相关申请交叉引用
[0002]本申请主张于2014年7月3日提交的美国临时专利申请号62/020，960以及于2014年10月31日提交的美国专利申请号14/529，959的权益，其全部内容结合于此作为参考。
技术领域
[0003]本实用新型大体上涉及具有垂直沟道的半导体器件及其制造方法。
【背景技术】
[0004]在常规硅晶体管中，包括源极、栅极和漏极，沟道长度(Lti)为在硅基板内源极至漏极之间的长度。此沟道长度受到光刻能力限制。在常规方法中，沟道长度可为不小于28nm或20nm。20nm的沟道长度可使用两次或多次图案化实现，这是昂贵的，因为多次图案化增加了处理成本。随着半导体更小化的需求增加，甚至需要制造小于20nm的沟道长度。随着沟道长度变得越来越小，栅极电压也随之减小。然而，由于栅极电容耦合，栅极电压不能随着沟道长度的比例变化而变化。换言之，更小沟道长度的一个好处在于可施加更小栅极电压。然而，此栅极电压不能小于耦合在在常规横向晶体管中的栅极电容所承受的极值。此夕卜，更小沟道长度可导致在断开状态下源极/漏极泄漏的增多。此外，小的沟道长度可引起漏端引入的势皇降低(DIBL)效应，当施加高漏极电压时，所述漏端引入的势皇降低(DIBL)效应可导致晶体管过早导通。并且，制造更小沟道长度常规方法面临包括沟道掺杂均匀性、线边缘粗糙度及多次图案化要求过高成本的多个挑战。
[0005]当前投影光刻印刷技术可限制沟道长度。此外，小于78nm的接触式多晶间距(CPP)要求多次图案化的分辨率和可制造性。此外，极紫外线(EUV)可印刷小沟道长度，然而，当前吞吐量非常慢且成本高，使EUV不可取。
[0006]已经尝试开发更小沟道长度的三维(3D)晶体管。例如，FinFET晶体管具有薄硅“鳍”，其中每个鳍包括盘绕在导电沟道上的双栅极区。F1NFET已经按照16nm或14nm的沟道长度进行制造。然而，这些3D晶体管具有与常规2D(例如，平面)晶体管相似的限制，如:受光刻能力限制的沟道长度；与器件间距耦合的栅极长度；栅极电容耦合的负面影响；断开状态的源极/漏极泄漏；DIBL效应等。此外，制造3D晶体管比2D晶体管更加昂贵。并且，因为鳍为预制造，所以在3D晶体管中栅极宽度仅可为预制造鳍的宽度的函数且不易改变。此外，由于3D的结构，耦合电容更高且制造更具有挑战性，因为3D结构的应力控制和均匀性的产量容易产生问题。
【实用新型内容】
[0007]根据本实用新型的一个方面，提供了一种半导体器件，所述半导体器件包括:第一掺杂层，注入(implant，植入)半导体基板中形成源极或漏极中的一者；栅极金属层，设置于所述第一掺杂层上；第二掺杂层，设置于所述栅极金属层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述栅极金属层及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及导电沟道(conduct1n channel)，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体并终止于所述半导体基板处。
[0008]优选地，所述半导体器件还包括:金属栅极功函数(metal gate work-funct1n)，在所述沟槽内形成于所述栅极金属层的一部分上；以及高k电介质，在所述沟槽内生长于所述金属栅极功函数上。
[0009]优选地，所述半导体器件还包括:第一电介质层，配置在所述第一掺杂层与所述栅极金属层之间；以及硬掩模和第二电介质层，配置于所述栅极金属层与所述第二掺杂层之间，所述硬掩模设置于所述栅极金属层上，并且所述第二电介质层配置在所述硬掩模与所述第二掺杂层之间。
[0010]优选地，所述半导体器件还包括:第一触点，连接至所述第一掺杂层；栅极触点，连接至所述栅极金属层；以及第二触点，连接至所述第二掺杂层。
[0011]优选地，所述半导体器件还包括:第一延伸部，在所述沟槽内从所述第一掺杂层生长至在所述沟槽内的所述栅极金属层的底部；以及第二延伸部，在所述沟槽内从所述第二掺杂层生长至在所述沟槽内的所述栅极金属层的顶部。
[0012]优选地，其中形成于所述沟槽中的所述导电沟道延伸超过所述沟槽以覆盖所述第二掺杂层的一部分，从而形成设置在所述第二掺杂层上的延伸电连接层。
[0013]优选地，所述半导体器件还包括:隔离层，形成于所述延伸电连接层上。
[0014]优选地，其中形成于所述沟槽中的所述导电沟道终止于所述第二掺杂层的顶表面处。
[0015]优选地，其中所述栅极金属层使用原子层沉积进行沉积。
[0016]优选地，其中所述导电沟道包括硅材料，所述硅材料相对于第一和第二掺杂层为相对轻掺杂。
[0017]优选地，其中所述导电沟道掺杂了与第一和第二掺杂层不同的材料。
[0018]根据本实用新型的另一个方面，提供了一种半导体器件，所述半导体器件包括:第一掺杂层，注入半导体基板中形成源极或漏极中的一者；第一电介质层，设置于所述第一掺杂层上；栅极金属层，设置于所述第一电介质层上；第二电介质层，设置于所述栅极金属层上；第二掺杂层，设置于所述第二电介质层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述第一电介质层、所述栅极金属层、所述第二电介质层以及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体，其中在所述栅极金属层处的导电沟道的宽度小于在所述栅极金属层下面的所述第一电介质层处的导电沟道的宽度。
[0019]优选地，其中在所述第二电介质层处的导电沟道的厚度小于在所述第一电介质层处的所述导电沟道的厚度。
[0020]优选地，所述半导体器件还包括:栅极隔离层，配置在所述第一电介质层与第二电介质层之间，围绕所述栅极金属层。
[0021 ] 优选地，其中所述导电沟道通过栅极氧化物与所述栅极金属层以及所述第二电介质层分开。
[0022]优选地，其中在所述第二电介质层处的导电沟道的宽度基本上等于在所述栅极金属层处的导电沟道的宽度，并且小于在所述第一电介质层处的导电沟道的宽度。
[0023]优选地，所述半导体器件还包括:硅垫(silicon pad)，形成于所述导电沟道的顶部上并且在所述第二掺杂层内。
[0024]优选地，其中所述硅垫的宽度基本上等于在所述第一电介质层处的导电沟道的宽度。
[0025]优选地，其中所述沟槽和所述导电沟道垂直延伸穿过所述第一掺杂层并终止于所述半导体基板处。
[0026]优选地，其中所述半导体器件为横向扩散金属氧化物半导体(LDMOS)，且在所述第一电介质层处的导电沟道增加电阻值以允许LDMOS的更高电压操作。
【附图说明】
[0027]附图示出了本实用新型且与说明书一起进一步用于说明本实用新型原理且使相关领域技术人员能够制作和使用本实用新型，附图并入本文中且形成说明书的一部分。
[0028]图1a示出了根据本实用新型实施方案的半导体器件的剖视图；
[0029]图1b示出了根据本实用新型另一个实施方案的半导体器件的剖视图；
[0030]图1c示出了根据本实用新型另一个实施方案的半导体器件的剖视图；
[0031]图1d示出了根据本实用新型实施方案的半导体器件的顶视图；
[0032]图2a至图2b示出了根据本实用新型实施方案的制造方法方法的流程图；
[0033]图3a至图3i示出了根据本实用新型实施方案的制造方法；
[0034]图4示出了根据本实用新型另一个实施方案的半导体器件的侧视图；
[0035]图5a至图5c示出了根据本实用新型另一个实施方案的制造方法的流程图；
[0036]图6a至图6j示出了根据本实用新型另一个实施方案的制造方法。
[0037]现将参考【附图说明】本实用新型。图中，一般地，相同附图标记表示相同或功能类似的元件。此外，一般地，附图标记的(多个)最左边数字标识附图标记首次出现的附图。
【具体实施方式】
[0038]概述
[0039]本实用新型提供了半导体器件及制造方法，用于使沟道和栅极长度与光刻限制无关，这使以下成为可能:更小器件特征比例；短沟道效应的更好控制；基板注入灵敏性的降低；产生更快切换速度的每个硅区域的更高驱动电流；以及使器件封装密度与栅极长度去耦的能力。本实用新型提供了半导体器件及制造方法，用于增加漏极与沟道之间的电阻率以允许更高电压操作。
[0040]根据本实用新型一个实施方案，提供了一种半导体器件，所述半导体器件包括注入于半导体基板中形成源极或漏极中的一者的第一掺杂层及设置于第一掺杂层上的栅极金属层。所述半导体器件还包括设置于栅极金属层上形成源极或漏极中另一者的第二掺杂层，其中第一掺杂层、栅极金属层及第二掺杂层形成半导体器件的层垂直堆叠体。所述半导体器件还包括形成于沟槽中的导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体并终止于半导体基板处。
[0041]根据本实用新型实施方案，提供了一种方法，所述方法包括:在半导体基板中注入第一掺杂层以形成源极或漏极中的一者；在第一掺杂层上沉积第一电介质层；以及在第一电介质层上沉积栅极金属层。所述方法还包括:在栅极金属层上沉积第二电介质层并沉积第二掺杂层以形成源极或漏极中的另一者，其中第二掺杂层、第二电介质层、栅极金属层、第一电介质层及第一掺杂层形成半导体器件的层垂直堆叠体。所述方法还包括蚀刻沟槽并在沟槽内进一步生长导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体并终止于半导体基板处，其中导电沟道可如自源极至漏极的沟道一样操作。
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