限于长方形沟槽或圆形孔)蚀刻穿过本体掩模603。第二硬掩模605限定了配置于第一电介质层405与源极层411之间的导电沟道的第二宽度(例如，延伸穿过金属栅极层407和第二电介质层409的导电沟道415的第二部分)。在步骤515中，导电沟道415的第二部分形成(例如，生长)于第二蚀刻沟槽中。根据一个实例，延伸穿过第一电介质层405的导电沟道415的第一部分的宽度大于延伸穿过本体掩模603的导电沟道415的第二部分的宽度，其中在剖视图中宽度维度垂直于厚度维度。
[0088]在步骤517中，第一硬掩模601、本体掩模603和第二硬掩模605使用一个或一个以上移除方法进行移除。在一个实例中，移除方法可包括机械或化学抛光方法、蚀刻方法、原子层移除(其中原子层逐层移除)或其他移除方法和/或它们的组合。通过移除第一硬掩模601、本体掩模603和第二硬掩模605，在第一电介质层405上的导电沟道415的第二部分暴露。
[0089]在步骤519中，如图6d所示，栅极氧化物层419形成于在第一电介质层405上以及现在暴露的导电沟道415的第二部分的顶上及周围。根据一个实例，栅极氧化物(如高k电介质)沉积于导电沟道415的暴露部分上。步骤519还可包括沉积金属栅极功函数。生长或沉积金属栅极功函数可包括在经沉积的栅极氧化物上沉积多个不同金属材料，以产生栅极氧化物和金属栅极功函数419。
[0090]在步骤521中，如图6e所示，栅极金属层407沉积于第一电介质层405及栅极氧化物和金属栅极功函数419的一部分上，所述栅极氧化物和金属栅极功函数419与第一电介质层405基本上处于同一水平处。根据本实用新型实施方案，栅极金属层407可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任意其他合适的沉积方法进行沉积。栅极金属层407的厚度可进行调整以达到期望的栅极沟道长度，所述栅极金属层的厚度限定栅极沟道长度。根据一个实例，栅极金属层407的垂直厚度可约为10nm、7nm、5nm、3nm、2nm或某个其他沟道长度。
[0091]在步骤523中，如图6f所示，栅极隔离层421形成于栅极金属层407周围和远离导电沟道415的第一电介质层405上。根据一个实例，步骤523可包括使用掩模并蚀刻掉栅极隔离层421所需的栅极金属层407的必要部分，然后沉积栅极隔离层421。
[0092]在步骤525中，如图6g和图6h所示，移除配置于导电沟道415的顶上的栅极氧化物和金属功函数层419的一部分。根据一个实例，步骤525使用化学机械抛光/平坦化(CMP)方法进行，所述化学机械抛光/平坦化(CMP)方法为利用化学力和机械力的组合使表面平滑化的方法。在一个实例中，沉积CMP层607，如图6g所示。接着，如图6h所示，CMP层607使用例如CMP方法进行抛光，直至移除配置于导电沟道415的顶上的栅极氧化物和金属功函数层419的一部分并暴露导电沟道415的顶部。
[0093]在步骤527中，如图6i所示，第二电介质层409进行沉积，使得利用第二电介质层409替代CMP层607。根据一个实例，第一电介质层405的厚度大于第二电介质层409的厚度。换言之，配置于栅极金属层407与漏极层403之间的导电沟道415的厚度(例如，延伸穿过第一电介质层405的导电沟道415的第一部分)大于配置于栅极金属层407与源极层411之间的导电沟道415的厚度(例如，延伸穿过第二电介质层409的导电沟道415的第二部分)。根据本实例，在第一电介质层405处导电沟道415的第一部分的更大厚度增加了漏极与栅极区之间的电阻率，以使半导体器件400的击穿电压更高。
[0094]根据一个实例，在步骤529中，如图6 j所示，硅垫417沉积于导电沟道415的第二部分及第二电介质层409上。根据本实例，沉积硅垫417可包括在导电沟道415的第二部分及第二电介质层409上沉积多晶硅层并对硅垫417进行图案化。在一个实例中，硅垫417具有与延伸穿过第一电介质层405的导电沟道415的第一部分基本上相同的宽度。根据本实例，硅垫417的宽度大于延伸穿过金属栅极层407及第二电介质层409的导电沟道415的第二部分的宽度。由于结接触面积增加，源极延伸层(硅垫)417可使半导体器件400的切换电流更高。可选择地，导电沟道415可终止于漏极层403和源极层411处。
[0095]在步骤531中，如图6j所示，第二掺杂层(如源极层411)沉积于第二电介质层409和硅垫417上。在步骤533中，形成漏极触点、源极触点和栅极触点(未示出)。这些触点可使用与图2b中步骤229类似的方法形成。
[0096]本文中所述的示例性实施方案为了说明而设且并不限制。其他示例性实施方案可行，且在本实用新型的精神和范围内可对示例性实施方案进行修改。
[0097]应当了解，【具体实施方式】部分，而非摘要部分，旨在用来解释权利要求。摘要部分可阐述本实用新型的一个或一个以上示例性实施方案，但不是所有示例性实施方案，因此并不旨在以任意方式限制本实用新型及所附权利要求。
[0098]本实用新型在上文已经借助于功能构建模块进行说明，所述功能构建模块示出了特定功能及其关系的实现。为了便于说明，本文中已经任意限定这些功能构建模块的边界。只要适当地执行特定功能及其关系，就可限定替代性边界。
[0099]对于相关领域技术人员应当显而易见，在不脱离本实用新型的精神和范围的情况下，可在形式和细节上进行各种变化。因此，本实用新型不应限于上述示例性实施方案中任意一个。此外，权利要求应当只根据它们的列举及它们的等同物进行限定。
【主权项】
1.一种半导体器件，其特征在于，所述半导体器件包括: 第一掺杂层，注入半导体基板中形成源极或漏极中的一者； 栅极金属层，设置于所述第一掺杂层上； 第二掺杂层，设置于所述栅极金属层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述栅极金属层及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及 导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体并终止于所述半导体基板处。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括: 第一电介质层，配置在所述第一掺杂层与所述栅极金属层之间；以及 硬掩模和第二电介质层，配置于所述栅极金属层与所述第二掺杂层之间，所述硬掩模设置于所述栅极金属层上，并且所述第二电介质层配置在所述硬掩模与所述第二掺杂层之间。3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括: 第一触点，连接至所述第一掺杂层； 栅极触点，连接至所述栅极金属层；以及 第二触点，连接至所述第二掺杂层。4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括: 第一延伸部，在所述沟槽内从所述第一掺杂层生长至在所述沟槽内的所述栅极金属层的底部；以及 第二延伸部，在所述沟槽内从所述第二掺杂层生长至在所述沟槽内的所述栅极金属层的顶部。5.根据权利要求1所述的半导体器件，其特征在于，其中形成于所述沟槽中的所述导电沟道延伸超过所述沟槽以覆盖所述第二掺杂层的一部分，从而形成设置在所述第二掺杂层上的延伸电连接层。6.根据权利要求1所述的半导体器件，其特征在于，其中形成于所述沟槽中的所述导电沟道终止于所述第二掺杂层的顶表面。7.根据权利要求1所述的半导体器件，其特征在于，其中所述栅极金属层使用原子层沉积进行沉积。8.一种半导体器件，其特征在于，所述半导体器件包括: 第一掺杂层，注入半导体基板中形成源极或漏极中的一者； 第一电介质层，设置于所述第一掺杂层上； 栅极金属层，设置于所述第一电介质层上； 第二电介质层，设置于所述栅极金属层上； 第二掺杂层，设置于所述第二电介质层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述第一电介质层、所述栅极金属层、所述第二电介质层以及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及 导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体，其中在所述栅极金属层处的导电沟道的宽度小于在所述栅极金属层下面的所述第一电介质层处的导电沟道的宽度。9.根据权利要求8所述的半导体器件，其特征在于，其中在所述第二电介质层处的导电沟道的厚度小于在所述第一电介质层处的所述导电沟道的厚度。10.根据权利要求8所述的半导体器件，其特征在于，其中在所述第二电介质层处的导电沟道的宽度等于在所述栅极金属层处的导电沟道的宽度，并且小于在所述第一电介质层处的导电沟道的宽度。
【专利摘要】本实用新型涉及具有垂直沟道的半导体器件。一种半导体器件，其特征在于，所述半导体器件包括：第一掺杂层，注入半导体基板中形成源极或漏极中的一者；栅极金属层，设置于所述第一掺杂层上；第二掺杂层，设置于所述栅极金属层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述栅极金属层及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体并终止于所述半导体基板处。本实用新型使以下成为可能：更小器件特征比例；短沟道效应的更好控制；基板注入灵敏性的降低；产生更快切换速度的每个硅区域的更高驱动电流；以及使器件封装密度与栅极长度去耦的能力。
【IPC分类】H01L29/78, H01L29/10, H01L29/08
【公开号】CN204885171
【申请号】CN201520470368
【发明人】赵子群, 许有志
【申请人】美国博通公司
【公开日】2015年12月16日
【申请日】2015年7月2日
【公告号】CN105322019A, EP2963688A2, EP2963688A3, US20160005850