一种具有u型沟槽的半浮栅存储器件的制作方法
【技术领域】
[0001]本实用新型涉及半导体存储器技术领域，尤其涉及一种具有U型沟槽的半浮栅存储器件。
【背景技术】
[0002]半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。
[0003]图1为现有技术中一种平面沟道的半导体存储器，该专利的公开号为CN103247626A，其包括:在半导体衬底500内形成的具有与半导体衬底相反掺杂类型的源区501和漏区502，半导体衬底500可以为单晶硅、多晶硅或者为绝缘体上的硅。在源区501和漏区502内还分别形成有高掺杂浓度的掺杂区509和掺杂区510，掺杂区509和掺杂区510与源区501和漏区502具有相同的掺杂类型。
[0004]在源区501和漏区502之上形成有第一层绝缘薄膜503，且在漏区502之上的第一层绝缘薄膜503中形成有一个浮栅开口区域504。在第一层绝缘薄膜503之上和浮栅开口区域504形成有一个作为电荷存储节点的浮栅505，浮栅505具有与漏区502相反的掺杂类型，且浮栅505中的掺杂杂质会通过浮栅开口区域504扩散至漏区502中形成扩散区602，从而通过浮栅开口区域504在浮栅505与漏区502之间形成一个p-η结二极管。
[0005]覆盖浮栅505形成有第二层绝缘薄膜506，在第二层绝缘薄膜506之上、覆盖并包围浮栅505形成有器件的控制栅507。在控制栅507的两侧还形成有栅极侧墙508。该半导体存储器还包括由导电材料形成的用于将源区501、控制栅507、漏区502、半导体衬底500与外部电极相连接的源区的接触体511、控制栅的接触体512、漏区的接触体513和半导体衬底的接触体514。
[0006]然而，为保证半导体存储器的性能，平面沟道的半导体存储器需要较长的沟道长度，这使得半导体存储器的单元面积较大，从而降低了芯片密度，为解决上述问题，中国公开号为CN104103640A提出了一种采用U形沟道的半浮栅器件，该半浮栅器件减小了单元面积，但是，这种带有U形沟道的半浮栅器件仍使用平面结构的栅控TFET对半浮栅进行充放电。栅控TFET本身占有了相当一部分单元面积，而且在低操作电压下TFET电流驱动能力较弱，导致存取速度无法满足要求。
【实用新型内容】
[0007]本实用新型目的是提供一种新型的具有U型沟槽的半浮栅存储器件，可在低操作电压下提高存取速度，同时降低器件尺寸，提高芯片密度。
[0008]为了实现上述目的，本实用新型提供了一种具有U型沟槽的半浮栅存储器件，包括:
[0009]—个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；
[0010]所述半导体衬底内具有U型沟槽，所述U型沟槽位于所述源区和漏区之间，且所述U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；
[0011]覆盖所述漏区的第一层电介质薄膜中具有一个窗口，其中，所述窗口距所述U型沟槽的底部具有预设距离；
[0012]所述U型沟槽中具有一半浮栅，所述半浮栅具有第一类掺杂且通过所述第一层电介质薄膜的窗口和所述漏区接触，形成一个p-n结二极管，所述半浮栅顶部具有第二层电介质薄膜；
[0013]所述第二层电介质薄膜之上具有控制栅，所述控制栅的两侧具有侧墙，其上方具有栅极；以及
[0014]所述源区和漏区的上方具有与其相接触的源极和漏极。
[0015]优选方案中，所述第一层电介质薄膜的窗口位于所述U型沟槽的顶部位置，且所述侧墙具有预设厚度。
[0016]优选方案中，所述第一层电介质薄膜的窗口位于所述U型沟槽的中间位置。
[0017]优选方案中，所述半导体衬底的底部具有底部电极。
[0018]优选方案中，所述第一类掺杂为η型，所述第二类掺杂为P型；或者，所述的第一类掺杂为P型，所述的第二类掺杂为η型。
[0019]优选方案中，所述半浮栅为多晶硅、钨或者氮化钛中的任意一种。
[0020]优选方案中，所述控制栅为多晶硅栅或者金属栅中的任意一种。
[0021]优选方案中，所述第一层电介质薄膜、第二层电介质薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。
[0022]优选方案中，所述侧墙为二氧化硅或氮化硅中的任意一种。
[0023]本实用新型提供的具有U型沟槽的半浮栅存储器件，通过对半浮栅进行充放电以存取信息，能够在较小操作电压的情况下具有纳秒级的存取速度；本实用新型具有单元面积小、芯片密度高、对数据进行存储时操作电压低等优点。
【附图说明】
[0024]图1为现有技术的的一种平面沟道的半导体存储器的剖面图；
[0025]图2为本实用新型所提出的半浮栅器件的第一实施例的结构示意图；
[0026]图3为本实用新型所提出的半浮栅器件的第二实施例的结构示意图；
[0027]图4至图9是图3中半浮栅器件的制造方法的工艺流程图。
【具体实施方式】
[0028]为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容作进一步说明。当然本实用新型并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。其次，本实用新型利用示意图进行了详细的表述，在详述本实用新型实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本实用新型的限定。
[0029]需要说明的是，在下述的实施例中，利用图2?9的结构示意图对按本实用新型具有U型沟槽的半浮栅存储器件进行了详细的表述。在详述本实用新型的实施方式时，为了便于说明，各示意图不依照一般比例绘制并进行了局部放大及省略处理，因此，应避免以此作为对本实用新型的限定。
[0030]实施例1
[0031]请参考图2，图2本实施例中具有U型沟槽的半浮栅存储器件的结构示意图；如图所示，本实施例的U型沟槽的半浮栅存储器件包括一个具有第一类掺杂的半导体衬底100，半导体衬底100上具有第二类掺杂的源区101和漏区102，半导体衬底100可以为硅和绝缘体上的硅中的任意一种，第二类掺杂和第一类掺杂为相反的掺杂类型，比如，第一类掺杂为η型，第二类掺杂为P型；或者，第一类掺杂为P型，第二类掺杂为η型。在半导体衬底100内形成有U型沟槽103，U型沟槽103位于源区101和漏区102之间，当该U型沟槽103的半浮栅存储器开启时，电流会通过U型沟槽103右侧第一层电介质薄膜104下方形成的沟道在源区101和漏区102之间流动。
[0032]在U型沟槽103的侧壁和底面覆盖有第一层电介质薄膜104，在覆盖漏区102的第一层电介质薄膜104中，形成的一个窗口，其中，窗口距U型沟槽103的底部具有预设距离；填充满U型沟槽103，使其覆盖第一层电介质薄膜104和窗口，形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区102接触，形成一个p-n结二极管，同时，覆盖半浮栅顶部形成第二层电介质薄膜105，在第二层电介质薄膜105之上形成控制栅108，控制栅108的两侧具有侧墙109，其上方具有栅极112 ;以及源区101和漏区102的上方具有与其相接触的源极111和漏极113