专利名称：供电控制电路及包括该供电控制电路的半导体装置的制作方法
技术领域：
本发明涉及半导体装置，更具体而言，涉及供电控制电路以及包括该供电控制电路的半导体装置。
背景技术：
半导体装置，尤其是存储器，具有多个存储体(Memory Bank)，数据输出所述多个存储体并从所述存储体输出。存储器接收用于指定数据要输入和要输出数据的存储体的地址信号。相应地，由地址信号指定的存储体将被激活。为了激活存储体，应向存储体供应合适的电力。相应地，存储器具有用于向地址信号所指定的存储体供电的供电控制电路。图1是现有的半导体装置的结构示意图。参见图1，现有的半导体装置包括第一存储体BankO至第八存储体Bank7、以及第一电力模块PWRO至第四电力模块PWR3。第一存储体BankO至第八存储体Bank7储存数据并输出所储存的数据，第一电力模块PWRO至第四电力模块PWR3向第一存储体BankO至第八存储体Bank7供电。在现有的半导体装置中，以简单的方式实现供电控制。参见图1，当将激活第一存储体BankO或第二存储体Bankl时，经由第一电力模块PWRO来供电，而当要激活第三存储体Bank2或第四存储体Bank3时，经由第二电力模块PWRl来供电。换言之，现有的半导体装置仅是经由负责要激活的各个存储体的电力模块来向要激活的存储体供电，以此减少电力消耗。近来，已研发出三维半导体装置，在所述三维半导体装置中，多个芯片堆叠并封装在单个封装内。多个芯片经由导线或穿通硅通孔(TSV)而彼此电连接，以为单个半导体装置操作。由于三维半导体装置受到积极的研发，因此需要一种在三维结构中有效地供电的方法。
发明内容
因此，本发明的各个示例性实施方式可以提供一种能够在三维半导体装置以及包括该三维半导体装置的半导体装置中有效地供电的供电控制电路。在本发明的一个实施方式中，提供一种供电控制电路，包括供电控制单元，被配置为接收存储列(Rank)模式信号，并基于存储列模式信号所指定的存储列模式、片选信号、和存储体地址信号来产生多个供电使能信号；以及多个电力模块，被配置为基于多个供电使能信号而向多个芯片中的多个存储体提供电力。在本发明的另一个实施方式中，提供一种半导体装置，包括垂直地堆叠并具有在垂直方向上位于相同的位置的四个存储体区的多个芯片；以及供电控制电路，被配置为在第一存储列模式下响应于存储体地址信号而共同地向多个芯片的四个存储体区中的两个存储体区提供电力，并在第二存储列模式下响应于片选信号而共同地向多个芯片的四个存储体区中的两个存储体区提供电力。在本发明的又一个实施方式中，提供一种半导体装置，包括垂直地堆叠并具有在垂直方向上位于相同的位置的多个存储体区的多个芯片；以及供电控制电路，被配置为基于存储列模式、片选信号和存储体地址信号而向多个芯片的多个存储体区提供电力，其中， 多个芯片的多个存储体区基于存储列模式而被分配了不同的存储体地址信号。
下面结合附图描述本发明的特点、方面和实施方式，其中图1是现有的半导体装置的结构示意图；图2是根据本发明的实施方式的半导体装置的结构示意图；图3是图2所示的供电控制单元的输入和输出信号的框图；图4是对根据本发明实施方式的半导体装置中的多个芯片的存储体分配片选信号和存储体地址信号的示例；以及图5是图3所示的供电控制单元的详细结构。
具体实施例方式现在将仔细参考符合本公开的示例性实施方式，附图中图示了本公开的例子。只要可能，将在附图全文中使用相同的附图标记来表示相同或相似的部分。图2是根据本发明实施方式的半导体装置的结构示意图。参见图2，半导体装置1 可以包括堆叠有三个芯片m0、s0和si的三维半导体装置。然而，堆叠的芯片数量并没有限制，可以堆叠更多的芯片。第一芯片m0可以作为主芯片操作，第二芯片sO和第三芯片si可以作为从芯片操作。第一至第三芯片mO、sO和si中的每个芯片，或者除第一芯片mO外的第二芯片sO和第三芯片si中的每个芯片，可以具有但不限于八个存储体(Memory Bank), 并且八个存储体可以被划分为四个存储体区UL、DL、UR和DR。根据应用，第一芯片mO可以不具有存储体。在半导体装置1中，第一至第三芯片mO、sO和si垂直地堆叠并构成单个的半导体装置。相应地，第一至第三芯片mO、sO和si的存储体区UL0-UL2、DL0-DL2、UR0-UR2和 DR0-DR2在垂直方向上位于相同的位置。也就是说，第二芯片sO和第三芯片si的第一存储体区ULl和UL2在其各自的平面内在相同的位置上位于第一芯片mO的第一存储体区ULO 上方，并且第二芯片sO和第三芯片si的第二存储体区DLl和DL2在其各自的平面内在相同的位置上位于第一芯片mO的第二存储体区DLO上方。第三存储体区UR0-UR2以及第四存储体区DR0-DR2也可以以相同的方式来布置。参见图2，第一芯片mO可以具有供电电路。第一芯片mO利用供电电路向第一至第三芯片mO、sO和si供电。由于半导体装置1是堆叠有多个芯片并封装为单个半导体装置的三维半导体装置，因此，经由第一芯片mO的供电电路所供应的电力可以经由诸如导线和穿通硅通孔(TSV)的电连接元件而供应至第二芯片sO和第三芯片Si。供电电路可以包括供电控制单元100以及由附图标记10-40所表示的第一电力模块PWRO至第四电力模块 PWR3。供电控制单元100产生用于向第一至第三芯片mO、sO和si中要激活的存储体供电的供电使能信号PWR0_en-PWR3_en。第一电力模块10至第四电力模块40分别分配给第一至第四存储体区UL、DL、UR和DR，并向第一至第三芯片m0、s0和si供电。由第一电力模块 10至第四电力模块40产生的电力可经由导线或TSV而共同供应至第一至第三芯片m0、s0 禾口 si。所述的电力包括用于存储体的输入/输出操作的所有内部电压。内部电压的一个例子包括但不限于在输入/输出数据时使用的核心电压。图3是图2所示的供电控制单元的输入和输出信号的框图；参见图3，供电控制单元100接收一个或更多个存储列(Rank)模式信号，并基于存储列模式信号所指定的存储列模式、片选信号CS<0 3>和存储体地址信号BanKO 7>而产生供电使能信号PWR0_en-PWR3_ en。基于存储列模式，单个半导体装置可以被划分为多个存储列，从而作为一个或更多个存储列来操作。存储列模式可包括第一存储列模式、第二存储列模式，和第三存储列模式。在第一存储列模式下，半导体装置作为一个存储列来操作，在第二存储列模式下，半导体装置作为两个存储列来操作。在第三存储列模式下，半导体装置作为四个存储列来操作。存储列模式可以由设置在半导体装置中的模式寄存器组(MRQ所产生的存储列模式信号IRank、 2Rank和4Rank来确定。片选信号CS<0:3>可以是经由焊盘而从外部输入的指令信号，并用作激活存储列的信号，所述存储列是在如上述的作为多个存储列来操作的半导体装置中实际要操作的存储列。相应地，在2Rank模式下可以使用两个片选信号CS<0 1>，在4Rank模式下可以使用四个片选信号CS<0:3>。存储体地址信号Bank<0:7>是用于指定要激活的存储体的信号，并通过经由焊盘输入的地址信号而产生。图4是对半导体装置多个的存储体分配片选信号和存储体地址信号的示例。图4 表示当半导体装置1分别操作在第一存储列模式“IRank模式”、第二存储列模式“2Rank模式”和第三存储列模式“4Rank模式”时信号的分配。首先，在第一存储列模式“ IRank模式” 下，由于半导体装置1作为一个存储列来操作，因此使用一个片选信号CS<0>。第一至第四存储体地址信号BanKO :3> (为了简洁，图4中仅示出阿拉伯数字)被分配给第一存储体区 ULl和UL2以及第三存储体区URl和UR2，而第五至第八存储体地址信号Bank<4:7>被分配给第二存储体区DLl和DL2以及第四存储体区DRl和DR2。在第二存储列模式“2Rank模式”下，由于半导体装置1作为两个存储列来操作，因此使用两个片选信号cs<0 1>。相应地，第一片选信号CS<0>被分配给作为第一存储列的第一存储体区ULl和UL2以及第三存储体区URl和UR2，而第二片选信号CS<1>被分配给作为第二存储列的第二存储体区DLl和DL2以及第四存储体区DRl和DR2。另外，第一至第四存储体地址信号Bank<0:3>被分配给下部芯片的第一至第四存储体区ULl、DLl、URl和DRl， 而第五至第八存储体地址信号Bank<4:7>被分配给上部芯片的UL2、DL2、UR2和DR2。在第三存储列模式“4Rank模式”下，由于半导体装置1作为四个存储列来操作，因此使用四个片选信号CS<0:3>。第一片选信号CS<0>被分配给作为第一存储列的第一存储体区ULl和UL2，第二片选信号CS<1>被分配给作为第二存储列的第二存储体区DLl和DL2， 第三片选信号CS<2>被分配给作为第三存储列的第三存储体区URl和UR2，而第四片选信号 CS<3>被分配给作为第四存储列的第四存储体区DRl和DR2。此外，第一至第四存储体地址4/7页
信号Bank<0:3>被分配给下部芯片的第一至第四存储体区ULl、DLl、URl和DRl，而第五至第八存储体地址信号Bank<4 7>被分配给上部芯片的第一至第四存储体区UL2、DL2、UR2和 DR2。在表1中给出这些分配。表 权利要求
1.一种供电控制电路，包括供电控制单元，所述供电控制单元被配置为接收存储列模式信号，并基于由所述存储列模式信号指定的存储列模式、片选信号和存储体地址信号来产生多个供电使能信号；以及多个电力模块，所述多个电力模块被配置为基于所述多个供电使能信号而向多个芯片的多个存储体提供电力。
2.如权利要求1所述的供电控制电路，其中，所述供电控制单元在第一存储列模式下基于所述存储体地址信号而产生所述供电使能信号。
3.如权利要求2所述的供电控制电路，其中，所述供电控制单元在第二存储列模式下基于两个片选信号来产生所述供电使能信号。
4.如权利要求3所述的供电控制电路，其中，所述供电控制单元在第三存储列模式下基于四个片选信号来产生所述供电使能信号。
5.如权利要求4所述的供电控制电路，其中，所述供电控制单元包括信号组合部，所述信号组合部被配置为接收所述存储体地址信号并产生第一至第三组合信号；以及供电使能信号发生部，所述供电使能信号发生部被配置为接收一个或更多个所述存储列模式信号，以基于由所述存储列模式信号指定的存储列模式、所述片选信号和所述第一至第三组合信号来产生所述多个供电使能信号。
6.如权利要求1所述的供电控制电路，其中，所述电力通过穿通硅通孔TSV共同地提供给所述多个芯片的所述多个存储体。
7.如权利要求1所述的供电控制电路，其中，所述电力包括用于所述存储体的操作的内部电压。
8.一种半导体装置，包括垂直地堆叠并具有在垂直方向上位于相同的位置的四个存储体区的多个芯片；以及供电控制电路，所述供电控制电路被配置为在第一存储列模式下响应于存储体地址信号而共同地向所述多个芯片的所述四个存储体区中的两个存储体区提供电力，并且在第二存储列模式下响应于片选信号而共同地向所述多个芯片的所述四个存储体区中的两个存储体区提供电力。
9.如权利要求8所述的半导体装置，其中，所述供电控制单元被配置为在第三存储列模式下响应于片选信号而向所述多个芯片的所述四个存储体区中的一个存储体区提供电力。
10.如权利要求9所述的半导体装置，其中，在所述第二存储列模式下使用两个芯片选择信号，而在所述第三存储列模式下使用四个芯片选择信号。
11.如权利要求8所述的半导体装置，其中，所述供电控制电路通过穿通硅通孔TSV而向所述多个芯片的所述存储体区提供电力。
12.如权利要求8所述的半导体装置，其中，所述电力包括构成所述存储体区的存储体的操作所使用的内部电压。
13.如权利要求9所述的半导体装置，其中，所述供电控制电路包括供电控制单元，所述供电控制单元被配置为接收存储列模式信号，以基于根据所述存储列模式信号的存储列模式、所述片选信号和所述存储体地址信号来产生多个供电使能信号；以及多个电力模块，所述电力模块被配置为基于所述多个供电使能信号而提供电力。
14.如权利要求13所述的半导体装置，其中，所述供电控制单元包括信号组合部，所述信号组合部被配置为将所述存储体地址信号组合并产生第一至第三组合信号；以及供电使能信号发生部，所述供电使能信号发生部被配置为基于所述存储列模式、所述片选信号和所述第一至第三组合信号来产生所述多个供电使能信号。
15.一种半导体装置，包括垂直地堆叠并具有在垂直方向上位于相同的位置的多个存储体区的多个芯片；以及供电控制电路，所述供电控制电路被配置为基于存储列模式、片选信号和存储体地址信号而向所述多个芯片的所述多个存储体区提供电力，其中，所述多个芯片的所述多个存储体区基于所述存储列模式而被分配不同的存储体地址信号。
16.如权利要求15所述的半导体装置，其中，所述供电控制电路在第一存储列模式下基于所述存储体地址信号而向所述多个芯片的所述多个存储体区提供电力。
17.如权利要求16所述的半导体装置，其中，所述供电控制电路在第二存储列模式下基于所述片选信号而向所述多个芯片的所述多个存储体区提供电力。
18.如权利要求17所述的半导体装置，其中，所述供电控制电路在第三存储列模式下基于所述片选信号而向所述多个芯片的所述多个存储体区提供电力。
19.如权利要求15所述的半导体装置，其中，所述供电控制电路通过穿通硅通孔TSV而向所述多个芯片的所述存储体区提供电力。
20.如权利要求15所述的半导体装置，其中，所述电力包括构成所述存储体区的存储体的操作所使用的内部电压。
全文摘要
本发明提供一种供电控制电路，包括供电控制单元，被配置为接收存储列模式信号，并基于存储列模式信号所指定的存储列模式、片选信号和存储体地址信号来产生多个供电使能信号；以及多个电力模块，被配置为基于多个供电使能信号而向多个芯片中的多个存储体供电。
文档编号H02M1/00GK102208861SQ201010244669
公开日2011年10月5日 申请日期2010年8月4日 优先权日2010年3月29日
发明者陈伸显 申请人:海力士半导体有限公司