本发明涉及通信领域，特别涉及一种宽输出范围的降压转换集成电路及降压转换的方法。
背景技术：
现有技术中的降压转换集成电路，主要采用峰值电流模式，其工作原理如图1所示，此电路是通过电压环路和电流环路共同发馈，使得Vout(输出电压)端达到预设电压。具体地说，将Vout端通过电阻分压后得到的反馈电压Vfb及VREF(参考电压)模块输出的参考电压Vref共同作为运算放大器EA的输入，并将EA的输出电压Vc作为比较器的一个输入电压。比较器的另一个输入电压是由斜波信号Vsl和电流采样模块输出的电流采样信号Vse相加得到的电压Vr。Vc和Vr经过比较器的比较后生成比较器输出信号Vo，Vo信号同振荡器OSC的输出时钟Clk一起输入到LOGIC(逻辑)模块，通过逻辑运算，最终确定NGATE和PGATE的高低电平，从而控制SW端的占空比，接着在通过其后的L和Cout滤波器，得到Vout的预设电压。
其中，斜波信号Vsl是由斜波电压Vslope模块输出的，Vslope模块是一个斜波振荡器，该振荡器的控制信号为PGATE信号，Vslope模块的内部工作原理如图2所示，当PGATE为高时，Vsl开始下降，当PGATE为低时，Vsl开始上升。
这种现有的工作模式，适用于输入电压VIN和输出电压Vout相差较大的情况，即SW端的的频率等于Clk的频率。在实际应用中，当要求Vout非常接近VIN时，由于寄生等原因，在Vout接近VIN时，此时SW的频率会低于Clk的频率(即PGATE的频率小于Clk的频率)，造成PGATE为低的时间超出设计值而引起的Vsl高于设计值，导致Vsl和Vse相加后的电压Vr高于设计值，使得Vr和Vc经过比较器的比较后输出的信号Vo异常，从而引起输出纹波变大，与低纹波的要求相悖，进而影响产品的应用。
另外，由于DCDC(直流电压转换)结构中时钟Clk控制原理，导致输出级MP和MN始终在交替开关的状态下，因此Vout无法满足高输出的要求(即输出电压无法达到最大值)。
技术实现要素：
本发明的目的在于提供一种降压转换集成电路及降压转换的方法，使得在输出电压要求较高时，通过窄脉冲双时钟技术，减小输出的纹波。
为解决上述技术问题，本发明的实施方式提供了一种降压转换集成电路，包含：信号振荡器OSC、逻辑模块、斜波电压Vslope模块、脉冲宽度调制PWM控制模块及时钟控制模块；
所述时钟控制模块的输入端与所述OSC的输出端相连,所述时钟控制模块的输出端分别与所述逻辑模块的输入端及Vslope模块的输入端相连；所述逻辑模块的输出端与所述PWM控制模块的输入端相连，所述PWM控制模块的输出端与所述Vslope模块的输入端相连；
所述时钟控制模块将OSC输出的时钟Clk转化为窄波信号Nclk及延迟时钟信号Dclk，并将所述Nclk输出到所述Vslope模块，将所述Dclk输出到所述逻辑模块；所述PWM控制模块通过输出的P型金属氧化物半导体场效应晶体管信号PGATE控制所述Vslope模块，所述Nclk作为所述斜波电压模块的控制信号，在所述PGATE的频率小于时钟的频率时周期性降低所述斜波电压模块输出的斜波信号Vsl。
本发明的实施方式还提供了一种降压转换的方法，包括以下步骤：
将信号振荡器OSC输出的时钟Clk转化为窄波信号Nclk及延迟时钟信号Dclk；
将所述Nclk及脉冲宽度调制PWM控制模块输出的P型金属氧化物半导体场效应晶体管信号PGATE作为斜波电压Vslope模块的控制信号；
所述Nclk在所述PGATE的频率小于时钟的频率时周期性降低所述斜波电压模块输出的斜波信号Vsl；
将所述Dclk及比较器的输出信号输入到逻辑模块。
本发明实施方式相对于现有技术而言，在信号振荡器OSC的输出端增设了一时钟控制模块，并将时钟控制模块输出的窄波信号Nclk输入到Vslope模块，从而使得Vslope模块的控制信号由PGATE变为PGATE及Nclk，当PGATE的频率小于Clk的频率时，即PGATE在一个以上的Clk周期内保持为低电平的情况下，Nclk使得Vslope模块输出的斜波信号Vsl变低，从而避免了因PGATE的频率小于Clk的频率造成PGATE为低的时间超出设计值而引起Vsl高于设计值的问题，进而避免了异常偏高的Vsl与电流采样信号Vse叠加后得到的的叠加信号Vr高于设计值，使得Vr与运算放大器EA的输出信号Vc经过比较器的比较后输出的信号Vo异常而最终引起输出纹波变大的问题。
进一步地，所述降压转换集成电路还包含：输入输出检测模块；所述输入输出检测模块的输出端与所述PWM控制模块的输入端相连；所述输入输出检测模块向所述PWM控制模块输出直连信号Bypass时，所述PWM控制模块输出的PGATE及NGATE恒为低电平。直连信号Bypass通过控制PWM控制模块，使得该模块的输出信号PGATE及NGATE恒为低电平，致使输出级MP导通，MN关闭，从而使得该电路的输出电压达到最大，满足高输出的要求。
进一步地，所述延迟时钟信号Dclk为所述窄波信号Nclk的延迟信号。延迟时钟信号Dclk作为窄波信号Nclk的延迟信号，可以在窄波信号Nclk解决因PGATE的频率小于Clk的频率造成PGATE为低的时间超出设计值而引起Vsl高于设计值的问题后，为逻辑模块输入正常的时钟。
进一步地，所述时钟控制模块包括：第一缓冲器、第二缓冲器、第一延迟单元与第二延迟单元；所述第一缓冲器与所述第一延迟单元相并联形成并联电路，所述并联电路的输入端输入所述Clk，所述并联电路的输出端通过一与门分别与所述第二缓冲器及所述第二延迟单元相连接；其中，所述第二缓冲器输出所述窄波信号Nclk，所述第二延迟单元输出所述延迟时钟信号Dclk。通过缓冲器及延迟单元将时钟Clk转化为窄波信号Nclk及窄波信号Nclk的延迟信号——Dclk，从而保证了Dclk在每次向逻辑模块输入正常的时钟之前，Nclk已经解决了因PGATE的频率小于Clk的频率造成PGATE为低的时间超出设计值而引起Vsl高于设计值的问题。
进一步地，所述第一缓冲器与第二缓冲器分别包括一反相器链。通过反相器链可以提高时钟Clk的反转过程。
附图说明
图1是根据现有技术的降压转换集成电路采用峰值电流模式的工作原理图；
图2是根据现有技术的Vslope模块的工作原理图；
图3是根据本发明第一实施方式的降压转换集成电路的工作原理图；
图4是根据本发明第一实施方式的时钟控制模块的内部电路图；
图5是根据本发明第一实施方式的时钟控制模块中输入的信号Clk与输出信号Nclk及Dclk的关系图；
图6是根据本发明第一实施方式的斜波信号Vsl与现有技术的斜波信号Vsl的对比图；
图7是根据本发明第一实施方式的输出电压产生的纹波与现有技术的输出电压产生的纹波的对比图；
图8是根据本发明第二实施方式的降压转换集成电路的工作原理图；
图9是根据本发明第二实施方式的输入输出检测模块内部的比较器电路图；
图10是根据本发明第二实施方式的输入输出检测模块中输入电压VIN及输出电压的预设值Voutref与直连信号Bypass的关系图；
图11是根据本发明第二实施方式的输出电压与现有技术的输出电压的对比图；
图12是根据本发明第三实施方式的一种降压转换的方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
本发明的第一实施方式涉及一种降压转换集成电路。如图3所示，该降压转换集成电路包含：信号振荡器OSC、逻辑(LOGIC)模块、斜波电压(Vslope)模块、脉冲宽度调制(PulseWidthModulation，简称“PWM”)控制模块及时钟控制(CLKCONTROL)模块；
其中，时钟控制模块的输入端与OSC的输出端相连，时钟控制模块的输出端分别与逻辑模块的输入端及Vslope模块的输入端相连；逻辑模块的输出端与PWM控制模块的输入端相连，PWM控制模块的输出端与Vslope模块的输入端相连；
所述时钟控制模块将OSC输出的时钟Clk转化为窄波信号Nclk及延迟时钟信号Dclk，并将所述Nclk输出到所述Vslope模块，将所述Dclk输出到所述逻辑模块；所述PWM控制模块通过输出的P型金属氧化物半导体场效应晶体管信号PGATE控制所述Vslope模块，所述Nclk作为所述斜波电压模块的控制信号，在所述PGATE的频率小于时钟的频率时周期性降低所述斜波电压模块输出的斜波信号Vsl。
具体地说，如图4所示，时钟控制模块包括第一缓冲器、第二缓冲器、第一延迟单元与第二延迟单元；第一缓冲器与第一延迟单元相并联形成并联电路，该并联电路的输入端输入Clk，并联电路的输出端通过一与门分别与第二缓冲器及第二延迟单元相连接；其中，第二缓冲器输出Nclk，第二延迟单元输出Dclk(其中，时钟控制模块的输入信号Clk与输出信号Nclk及Dclk的关系如图5所示)。值得一提的是，本实施方式中，第一缓冲器与第二缓冲器分别包括一反相器链，该反相器链包括N个反相器，其中，N为大于或等于2的偶数。利用反相器链可以提高Clk的反转过程。
不难发现，在本实施方式中，时钟控制模块输出的Nclk与PWM控制模块输出的PGATE共同作为Vslope模块的控制信号，Nclk与PGATE通过控制Vslope模块，进而控制Vslope模块输出的斜波信号Vsl。当PGATE的频率小于Clk的频率时，即PGATE在一个以上的Clk周期内保持为低电平的情况下，Nclk使得Vslope模块输出的斜波信号Vsl变低，从而避免了因PGATE的频率小于Clk的频率造成PGATE为低的时间超出设计值而引起Vsl高于设计值的问题，进而避免了异常偏高的Vsl(本实施方式的斜波信号Vsl与现有技术的斜波信号Vsl的对比图如图6所示)与电流采样信号Vse叠加后得到的的叠加信号Vr高于设计值，使得Vr与运算放大器EA的输出信号Vc经过比较器的比较后输出的信号Vo异常而引起输出纹波变大的问题(如图7所示)。
值得注意的是，在本实施方式中，Dclk为Nclk的延迟信号，延迟于Dclk后为逻辑模块输出正常的时钟，也就是说，时钟控制模块在将Dclk输入到逻辑模块之前，Nclk已经解决了因PGATE的频率小于Clk的频率造成PGATE为低的时间超出设计值而引起Vsl高于设计值的问题。
另外，值得注意的是，本实施方式中时钟控制模块将OSC输出的占空比为50％的Clk转化为Nclk与Dclk，所述占空比是为正脉冲的持续时间与脉冲总周期的比值，占空比为50％的为方波。
本发明的第二实施方式涉及一种降压转换集成电路。第二实施方式是在第一实施方式的基础上做了进一步改进，主要改进之处在于：如图8所示，第二实施方式在该降压转换集成电路中增设了输入输出检测模块(VIN_VOUT_DETECT)。
其中，该输入输出检测模块的第一输入端与输入电压VIN端相连，第二输入端与输出电压Vout控制模块相连，输入输出检测模块的输出端与PWM控制模块的输入端相连。该输入输出检测模块中包含比较器，该比较器用于比较该降压转换集成电路的输入电压VIN与输出电压Vout的预设值Voutref之间的差值。
该输入输出检测模块内部的比较器电路图如图9所示，具体地说，该输入输出检测模块先通过N型差分输入级与P型差分输入级共同采集该降压转换集成电路的输入电压VIN与输出电压Vout的预设值Voutref，并比较两者之间电压的差值。将N型差分输入级的输出信号通过电流镜转换级后，与P型差分输入级的输出信号进行并联叠加，共同输入到差分单端转换器的输入端，从而将差分输入信号转换为单端输出信号，再将单端输出信号通过输出级，增加对后级电路的驱动能力。如图10所示，当预设值Voutref接近输入电压VIN时(即Voutref与VIN之间的差值小于预设差值时，该预设差值可自行定义)，该输入输出检测模块通过输出直连信号Bypass控制PWM控制模块，使得该模块输出的PGATE及N型金属氧化物半导体场效应晶体管信号NGATE恒定为低电平，此时，输出级MP导通，MN关闭，输出电压达到最大值。如图11所示，与现有技术相比，当输入电压相同时，显示本实施方式中的输出电压更大，接近输入电压，也就是说，本实施方式更能满足高输出的要求。
本发明第三实施方式涉及一种降压转换的方法，其具体流程图如图12所示。
在步骤1201中，将信号振荡器OSC输出的时钟Clk转化为窄波信号Nclk及时钟信号Dclk。
具体地说，在本步骤中，先将OSC输出的Clk输入由第一缓冲器与第一延迟单元组成的并联电路中；再将从该并联电路中输出的Clk通过一与门后，分别输入到由第二缓冲器及第二延迟单元组成的并联电路中，其中，经过第二缓冲器所在支路输出的信号即为窄波信号Nclk，经过第二延迟单元所在支路输出的信号为即时钟信号Dclk。其中，时钟信号Dclk为窄波信号Nclk的延迟信号(经过第二延迟单元输出的Dclk在输出的时间上落后于窄波信号Nclk)。
在步骤1202中，将Nclk及脉冲宽度调制PWM控制模块输出的P型金属氧化物半导体场效应晶体管信号PGATE作为斜波电压Vslope模块的控制信号。
在步骤1203中，判断PGATE的频率是否小于时钟的频率。若PGATE的频率不小于时钟的频率，则直接进入步骤1204；若PGATE的频率小于时钟的频率，则进入步骤1205，在步骤1205中，Nclk降低斜波电压模块输出的斜波信号Vsl，并进入步骤1204。
在步骤1204中，将延迟时钟信号Dclk及比较器的输出信号输入到逻辑模块中。
具体地说，斜波电压模块输出的斜波信号Vsl与电流采样模块输出的电流采样信号Vse相加得到的电压Vr；将电压Vr与运算放大器EA的输出电压Vc共出作为比较器的输入电压；Vc和Vr经过比较器的比较后生成比较器输出信号Vo，Vo将与延迟时钟信号Dclk一起输入到逻辑模块中。
不难发现，本实施方式为与第一实施方式相对应的方法实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。