专利名称：同步延迟电路以及半导体集成电路装置的制作方法
技术领域：
本发明涉及一种半导体集成电路的时钟控制技术，特别是涉及一种控制时钟信号的同步延迟电路以及具有该同步延迟电路的半导体集成电路装置。
用较短的同步时间除去时钟频率偏移的同步延迟电路，因其简单的电路构成和较少的消耗电流而被应用于高速时钟同步电路中。作为这种同步延迟电路，例如可以参照以下所述的记载文献等。特开平8-237091号公报；[2]特开平11-73238号公报；[3]Jin-Man Han其他、“Skew Minimization Techinique for256M-bit Synchronous DRAM and beyond.”1996 Symp.onVLSI Circ.pp.192-193、pp.192-193.Richard B.Watson其他，“Clock Buffer Chip with AbsoluteDelay Regulation Over pricrss and Environment Variations.”Proc.ofIEEE 1992 CICC(Custum Integrated Circuits Conference),25.2.Yoshihiro OKAJIMA其他.、“Digital Delay Locked Loopand Design Technique for High-Speed Synchronous Interface.”IEICE TRANS.ELECTRON..,VOL.E79-C、NO.6 JUNE 1996pp.798-807。
图5是表示具有以往的同步延迟电路的半导体集成电路装置构成的一例。并且，图5所示的构成是基于文献[2](特开平11-73238号公报)所记载的同步延迟电路构成的。
同步延迟电路100的基本构成包括使时钟脉冲或脉冲沿行进的周期(延迟)测定用的第1延迟电路序列11；能使具有与脉冲或脉冲沿在第1延迟电路序列中行进的长度相对应的长度的脉冲或脉冲沿通过的延迟再现用第2延迟电路序列12。
图5所示的构成是考虑到时钟树4的传送延迟时间的偏移等，用同步延迟电路100来测定将时钟树4的延迟量tCTS(tCTS如後述的那样，用延迟检测电路5检测)从输入时钟3的时钟周期tCK中除去之后的时间tCK-tCTS，即使时钟树4的传送延迟时间tCTS发生变化，也能得到输入时钟3和实质上没有偏移的时钟。
在进行半导体集成电路设计等工作时，为了使时钟信号延迟时间的差最小化，最适当地插入用于使时钟信号布线网将延迟均等化的缓冲器，进行树状布线设计，使用根据将时钟信号分配给触发器等各时钟使用电路这样的时钟树合成(Clock Tree Synthesis:CTS)法等进行的设计等，时钟树4由被树状布线的时钟布线线路构成。并且，在图5中，时钟树4的三角形符号模式化地表示在时钟树中，为了将延迟均等化并驱动负载而插入的缓冲器。并且，图中的时钟树4是被模式化表示的，不用说，时钟树所包含的缓冲电路的级数并不限于4级。而且，在图5中，A表示时钟树4的输入节点，B表示时钟树4中作为控制对象选择的所定的输出节点(例如时钟树4的最大延迟节点等)。但是，配置在时钟树4位置上的时钟传送电路并不限定于利用CTS法布线等的时钟传送用信号布线线路，也可以是在半导体集成电路内的任意的时钟信号布线线路。
参照图5，在半导体集成电路装置中，当由无图示的时钟驱动器等提供的输入时钟3(IN)通过转换器10输入到时钟树4的输入节点A时，将该时钟信号输入到第1输入端的延迟检测电路5将该输出D(也称「监视信号」)复位(也称待用状态)，延迟电路序列11使时钟信号停止行进。
输入到时钟树4的节点A的时钟，在传送延迟时间tCTS之后到达节点B时，将该时钟信号输入第2输入端的延迟检测电路5把该输出D置位(称为活用状态)，接受该输出D，延迟电路序列11使时钟行进。
图6是表示图5所示的同步延迟电路100以及延迟检测电路5的构成一例的图。参照图6，其构成为同步延迟电路100包括由多个单位延迟元件构成的、传送输入时钟(IN)脉冲或脉冲沿并能够从传送线路的任意位置上取出输出的第1延迟电路序列11；由多个单位延迟元件构成的、将时钟脉冲或脉冲沿从传送线路的任意位置上输入并进行传送的第2延迟电路序列12；由具有信号输入端子、输出端子和输入输出控制端子的多个控制电路构成的控制电路序列1 8；而第1延迟电路序列11和第2延迟电路序列12的信号传送线路分别反向配置，通过控制电路序列18，依次连接第1延迟电路序列11的时钟(IN)输入端附近一侧和第2延迟电路序列12的时钟输出端附近一侧，在将时钟信号输入第1延迟电路序列11之后，在行进了一定时间的位置上(输入了下一个时钟信号的时刻)，把信号输入给对应该位置的控制电路序列18的输入输出控制端子，把在第1延迟电路序列11内行进的时钟信号从对应该行进位置的位置上输入并传送到第2延迟电路序列12内。
并且，图6所示的例子中，虽然设置延迟测定用的延迟电路序列11和延迟再现用的延迟电路序列12的构成是反向配置的，但不用说并不局限于所述例子中的构成。如同众所周知的那样，利用同方向行进的一对延迟电路也可以构成同步延迟电路(关于同步延迟电路其他构成的详细情况可参照上述各文献等)。
在从输入端C输入了时钟脉冲的第1延迟电路序列11中，该时钟脉冲在第1延迟电路序列11内行进，当输入该时钟脉冲的下一个时钟脉冲时，接受下一个时钟脉冲，控制电路序列18被活性化，从时钟脉冲在第1延迟电路序列11内行进的位置，通过对应该位置的控制电路序列18把时钟脉冲传送到第2延迟电路序列12内，被传送到第2延迟电路序列12内的时钟脉冲在第2延迟电路序列12内向着与第1延迟电路序列11内的时钟脉冲的行进方向相反的方向行进，输出。在图7所示的例子中，时钟在延迟测定用的延迟电路序列11内画了阴影线的部分延迟电路(3个延迟电路部分)中，向一个方向(→)行进，接受下一个时钟输入(IN)，通过画了阴影线的控制电路序列18，时钟被传送到延迟再现用的延迟电路序列12，时钟在延迟电路序列12内画了阴影线的3个延迟电路部分向反方向(←)行进、输出。
延迟检测电路5由把复位(R)端子连接到时钟树4的输入节点A，把置位(S)端子连接到时钟树4的输出节点B的SR触发器(闩锁电路)电路等构成，在时钟脉冲到达时钟树4的输入节点A的时刻，被复位，控制信号D(监视信号)变成低电平，而当时钟脉冲到达时钟树4的节点B的时刻，被置位，控制信号D变成高电平。
下面，参照图7以及图8的时间变化图来说明参照图5以及图6所说明的以往的同步延迟电路的工作情况。
当时钟树4的传送延迟时间tCTS比时钟周期tCK小时(tCTS＜tCK)，成为图7所示的时间变化波形。在图7中，IN表示输入时钟3,A表示时钟树4的输入节点，B表示时钟树4的输出节点的时钟信号波形。
首先，转换器10选择时钟3(IN)，从时钟信号输入时钟树4的输入节点A开始，经过时钟树4的延迟时间tCTS，延迟检测电路5的输出被设定为复位状态，第1延迟电路序列11内的单位延迟元件(时钟控制式倒相器)被设定为关闭状态，经过tCTS之后，当时钟信号到达时钟树4的节点B的时刻，延迟检测电路5的输出被设定为置位状态，构成第1延迟电路序列11内的单位延迟元件的时钟控制式倒相器变为开的状态。
在图7中，输入时钟IN的第1个时钟，在第1延迟电路序列11内行进了tCK-tCTS的时刻，接受输入时钟IN的第2个时钟，从(tCK-tCTS)的位置，经过控制电路18，被传送到第2延迟电路序列12，第2延迟电路序列12在再现时间(tCK-tCTS)内，使时钟行进、输出，经过转换器10被输入到时钟树4的节点A。
被输入到时钟树4的节点A的时钟上升沿比输入时钟(IN)要慢再现时间(tCK-tCTS)。
图8是说明时钟树4的传送延迟时间tCTS比时钟周期tCK大时的工作情况的图。
此时，从时钟输入到时钟树4的节点A的时刻开始，经过时钟树4的传送延迟时间tCTS之后，时钟到达节点B。即，超过1个时钟周期(tCK)，在下一个时钟周期内，到经过时间tCTS-tCK深入期间，第1延迟电路序列11接受延迟检测电路5的输出，停止时钟传送，从下一个时钟周期内的tCTS-tCK的时刻开始，第1延迟电路序列11开始传送输入的时钟(图8的输入时钟IN的第2个时钟)，在下一个时钟脉冲(图8的输入时钟IN的第3个时钟)被输入到同步延迟电路100内之前，使时钟在同步延迟电路100的第1延迟电路序列11内行进。
即，时钟(图8的输入时钟IN的第2个时钟)在第1延迟电路序列11内行进了时间tCK-(tCTS-tCK)=2tCK-tCTS的时刻，接受下一个时钟脉冲(图8的输入时钟IN的第3个时钟)的输入，从第1延迟电路序列11的测定时间2tCK-tCTS的位置被传送到再现用的第2延迟电路序列12，用再现时间2tCK-tCTS在第2延迟电路序列12内传送该时钟后，从第2延迟电路序列12输出，经过转换器10被输入到时钟树4的节点A(图8的A的第2个时钟)。并且，在图8节点A的第3个时钟是当图8的输入时钟IN的第2个时钟的时钟脉冲被输入到第1延迟电路序列11内，在测定时间折返，传送再现时间后从第2延迟电路序列12输出，并到达时钟树4的节点A的时钟信号。
在同步后，在从输入时钟(IN)的上升沿行进时间tCK-(2tCK-tCTS)=tCTS-tCK的时刻(相位)，把时钟信号提供给时钟树4的节点A。
如以上所述，同步延迟电路基本上是由一对延迟电路序列形成的1组所构成的。
而且，众所周知的还有具有2组同步延迟电路的构成，但在2组同步延迟电路中，周期检测量使用相等的延迟量。作为已知的具有2组同步延迟电路的构成，例如有
图10所示的构成(参照如特开平11-73238号公报)。图10所示的电路是使用时钟脉冲沿来测定时钟周期，准备2组延迟电路序列，用分频器24对时钟3进行分频，按每1周期使它们交替工作。
但是，所述以往的同步延迟电路存在以下问题因设定时钟树4的延迟时间tCTS与时钟周期tCK相同，所以当因跳动起伏等时钟周期比时钟树4的延迟量或长、或短时，就会在时钟上产生不连续点。
伴随着半导体集成电路装置工作频率的高速化，时钟周期tCK变短，另一方面，伴随着时钟使用电路的增大，时钟树4的延迟时间tCTS增大，时钟树4的延迟时间tCTS与时钟周期tCK为相同程度的情况今后会越来越多。因此，就需要确实地避免因时钟周期比时钟树4的延迟量或长、或短时产生的时钟丢失所造成的电路误动作等的发生。下面，对此进行详细说明。
图9是用于说明在参照图5说明的以往的同步延迟电路中，时钟树4的传送延迟时间tCTS与输入时钟3(IN)的时钟周期tCK几乎相等，因跳动起伏等，例如在同步后出现tCTS＞tCK或tCTS≤tCK等变动时的时间动作的图。
如图9所示，当tCTS＜tCK时，从输入时钟(IN)的上升沿延迟再现时间tCK-tCTS，把上升的时钟提供给时钟树4的节点A，当因跳动起伏等，出现tCTS＞tCK的变动时，第1延迟电路序列11(参照图5)的测定时间，如以上所述的那样，成为2tCK-tCTS，接受输入第1延迟电路序列11的时钟信号，从该行进位置转送到再现用的第2延迟电路序列12，经过再现时间2tCK-tCTS之后，从第2延迟电路序列12输出，通过转换电路10提供给时钟树4的节点A。
此时，在从同步延迟电路100的输出来接受时钟供给的时钟树4的节点A处产生时钟丢失(不连续性)现象。
象这样，在产生时钟丢失(不连续性)的情况下，在同步电路中就容易引起电路的误动作。
因此，本发明就是鉴于所述问题的存在而构成的，其主要目的是提供一种当时钟周期与时钟传送线路的延迟时间相同时，即使是在因跳动、偏移和偏差等影响而导致时钟树的延迟时间变得比时钟周期或长、或短的情况下，也能够切实地避免时钟不连续这一问题的同步延迟电路装置。除此之外的本发明的目的、特征和优点等，通过以下的实施例记载等直接予以明确。
为达成所述目的，本发明具有利用使输入时钟信号行进的用于延迟测定的第1延迟电路序列测定传送、输出时钟的所定电路或线路的延迟时间与输入时钟周期之间的差，并且利用第2延迟电路序列再现并输出所述测定的时间差的多组同步延迟电路；所述多组同步延迟电路至少具有1个由于插入延迟，测定延迟量与其他的同步延迟电路不同的同步延迟电路，并且具有以下功能即，即使在所述所定电路或线路的延迟时间与输入时钟周期之间的大小关系变化的情况下，仍然能使从所述同步延迟电路输出的、提供给所述所定电路或线路的时钟不产生不连续现象。
本发明具有包含使输入时钟信号行进的用于周期测定的第1延迟电路序列，和使具有与时钟信号在第1延迟电路序列中行进的长度相对应的长度的时钟信号通过的周期再现用第2延迟电路序列的多组同步延迟电路；测定把时钟从所定的时钟传送线路的输入节点传送到所定的输出节点所需要的传送延迟时间；对应所述的同步延迟电路，具有使对应所述的传送延迟时间来输出分别控制使所述各同步延迟电路的时钟信号停止行进的控制信号的延迟检测电路；在所述延迟检测电路中，通过给至少1个延迟检测电路的输入中插入延迟，使利用所述1个延迟检测电路检测的延迟时间与利用其他的延迟检测电路检测的延迟时间不相同；使对应所述1个延迟检测电路的同步延迟电路的周期检测量与对应其他各延迟检测电路的同步延迟电路的周期检测量不相同；并且具有以下功能即，即使在所述时钟传送线路的传送延迟时间与时钟周期相比为或长或短的情况下，仍然能使从所述同步延迟电路提供给所述时钟传送线路的时钟不产生不连续现象。
下面简要说明附图。
图1是表示本发明一实施例构成的图；图2是用于说明本发明一实施例工作情况的时间图；图3是表示本发明一实施例的同步延迟电路构成的图4是表示本发明一实施例变形的图；图5是表示以往的同步延迟电路构成的图；图6是表示以往的同步延迟电路构成一例的图；图7是用于说明以往的同步延迟电路工作情况的时间图；图8是用于说明以往的同步延迟电路工作情况的时间图；图9是用于说明以往的同步延迟电路工作情况的时间图；图10是表示以往的同步延迟电路构成的其他例的图；以下对符号进行说明。
3-时钟(输入时钟)；4-时钟树；5、7-延迟检测电路；6、8-延迟电路(固定延迟电路)；10-转换器；11-第1延迟电路序列；12-第2延迟电路序列；13-第3延迟电路序列；14-第4延迟电路序列；24-分频器；100、101-同步延迟电路；MP11～MP14-P沟道MOS晶体管；MN11～MN14-N沟道MOS晶体管；VCC-电源；GND-接地电位。
实施例以下，对本发明实施例进行说明。本发明的时钟控制电路，在其理想的实施例中，若参照图1，具有时钟自规定的时钟传送路径(4)的输入节点(A)输入时刻起，到从时钟传送路径(4)的某个节点(B)输出的时刻为止，输出控制信号(D)的周期(延迟)测定用的第1延迟检测电路(5)；使时钟信号行进的第1延迟电路序列(11)；输入在第1延迟电路序列中行进的时钟信号，并对应于第1延迟电路序列中所述时钟信号行进长度的长度部分，只让这一长度部分的所述输入时钟信号通过的周期(延迟)再现用第2延迟电路序列(12)；还具有根据从第1延迟检测电路(5)输出的控制信号(D)，在第1延迟电路序列(11)中，为使时钟信号行进停止而构成的第1同步延迟电路(100)；在时钟自时钟传送路径(4)的输入节点(A)输入时刻起，到从时钟传送路径的节点(B)输出时刻为止的传送延迟时间中，加入延迟电路(6)的延迟时间的期间，输出控制信号(D′)的第2延迟检测电路(7)；使时钟信号行进的周期测定用第3延迟电路序列(13)；输入在第3延迟电路序列中行进了的时钟信号，对应于第3延迟电路序列中所述时钟信号行进长度的长度部分，只让这一长度部分的所述输入时钟信号通过的周期再现用第4延迟电路序列(14)；还具有根据从第2延迟检测电路(7)输出的控制信号(D′)，在第3延迟电路序列(13)中，为使时钟信号的行进停止而构成的第2同步延迟电路(101)；切换第2、第4延迟电路序列(12、14)的输出和输入时钟(3)的切换器(10)；切换器(10)的输出与时钟传送路径(4)的输入节点(A)连接。在第4延迟电路序列(14)输出端与切换器(10)之间插入规定延迟时间的延迟电路(8)。
在本发明的1个实施例中，第1、第2延迟检测电路(5、7)，在向时钟传送路径(4)的输入时钟以及从所述时钟传送路径输出的时钟时，也可以分别用再设定和设定的SR触发器构成。
在本发明的1个实施例中，以使第2延迟检测电路(7)的延迟检测量与第1延迟检测电路(5)的延迟检测量(=时钟传送路径的传送延迟时间)不同，而使其与同步延迟电路(100、101)中的周期检测量(在测定用延迟电路中的测定延迟量)不同，时钟传送路径(4)的传送延迟时间(tCTS)与输入时钟的时钟周期(tCK)相比较，即使是在或长或短的情况下，从同步延迟电路(100、101)向时钟传送路径(4)提供的时钟也不会产生不连续点。
为对上述的本发明进行更为详细地说明，下面对本发明的实施例进行说明。图1是本发明的1个实施例的构成图。若参照图1，本发明的实施例具有同步延迟电路100，它包括使时钟信号脉冲或脉冲沿行进的周期测定用的第1延迟电路序列11，和对应于第1延迟电路序列11中的时钟信号脉冲或脉冲沿行进长度的长度部分，使这一长度部分的时钟信号脉冲或脉冲沿通过的周期再现用第2延迟电路序列12；同步延迟电路101，它包括使时钟信号脉冲或脉冲沿行进的周期测定用的第3延迟电路序列13，和对应于第3延迟电路序列13中的时钟信号脉冲或脉冲沿行进长度的长度部分，使与这一长度部分的时钟信号脉冲或脉冲沿通过的周期再现用第4延迟电路序列14；使这两组同步延迟电路100、101相对应，分别具有传送时钟和时钟树4的传送延迟时间部分，和使在第1、第3延迟电路序列11、13中的脉冲或脉冲沿的行进停止的延迟检测电路5、7。
在时钟树4的输出节点B和延迟检测电路7之间，插入固定延迟时间(td)的延迟电路6，而用延迟检测电路7检测的延迟时间，是在时钟树4的传送延迟时间(tCTS)中加上延迟电路6的延迟时间(td)的时间，也使控制信号(也叫作[监视器信号])(D′)在tCTS+td之间成为低电平。
在时钟树4的传送延迟时间tCTS变位比时钟周期tCK长的时刻(变化时刻)，在从同步延迟电路100的输出中，即使发生时钟丢失(参照图9)，从同步延迟电路101也输出一定的时钟并提供给时钟树4的输入节点A，以致向时钟树4的输入节点A提供的时钟不发生时钟丢失(不连续点)。
同步延迟电路101的第4延迟电路序列14的输出，通过固定延迟时间(=td)的延迟电路8，向切换电路10输入，再通过切换电路10，将输入时钟3、从同步延迟电路100、101输出的输出时钟的一提供给时钟树4的输入节点A。
在本发明的另一实施例中，延迟检测电路5和同步延迟电路100，以与参照图5、图6说明的以往电路结构同样的结构就能实现。而且延迟检测电路7和同步延迟电路101也具有与延迟检测电路5和同步延迟电路100的结构相同的结构。
图2是，在本发明的又一实施例中，由于时钟树4的延迟时间tCTS和输入时钟的时钟周期tCK大致相等、跳动等，在同步后，在tCTS＞tCK或tCTS＜tCK进行变动时，说明时间动作的图。
如图2所示，在tCTS＜tCK的状态时，从同步延迟电路100，自输入时钟(IN)的上升边沿起推迟tCK-tCTS，输出时钟，从同步延迟电路101，自输入时钟(IN)的上升边沿起推迟2tCK-(tCTS+td)+td，输出时钟。
由于跳动等，当tCTS＞tCK时，如上所述，在同步延迟电路100的第1延迟电路11中的测定时间为2tCK-tCTS，接受向同步延迟电路100中输入的信号，从该行进位置，通过控制电路18，向延迟再现用第2延迟电路序列12转送，当在再现时间2tCK-tCTS之后，从第2延迟电路序列12输出。这时，在同步延迟电路100的输出中不发生时钟丢失(不连续性)。
这时，也在同步延迟电路101中，由延迟时间td的延迟电路7(在此，延迟时间td为tCTS+td＞tCK)，象参照图7说明的那样，自输入时钟3的上升边沿起推迟再现时间2tCK-(tCTS+td)，从延迟电路序列13输出时钟，并不发生时钟丢失。
使从同步延迟电路101的第4延迟电路序列14输出的时钟F在延迟电路8(延迟时间td)延迟，自输入时钟IN的上升边沿起，在再现时间2tCK-(tCTS+td)中加上延迟时间td的部分，即推迟时间2tCK-tCTS，从同步延迟电路101输出的时钟提供给时钟树4的输入节点A。
延迟电路8，在同步延迟电路101一侧中缩短周期检测量，并为了使与同步延迟电路100的周期检测量不同，在延迟检测电路7的输入中插入的延迟电路6的延迟时间(td)部分，相对于增加的再现时间2tCK-(tCTS+td)，在对消了延迟时间(td)的时刻2tCK-tCTS，将上升的时钟通过切换电路10提供给时钟树4的输入节点A。而且，在应用电路中，如果没有必要也可以省略延迟电路8。
以与上述同样的原理，当tCTS＞tCK时，如果由于跳动等而在tCTS＜tCK、tCTS＞tCK上变化，在同步延迟电路100的输出时钟中会发生不连续点，但在这时，延迟检测电路8的延迟检测时间，从tCTS+td的同步延迟电路101向输入时钟3输出同步时钟，并通过切换电路10将它提供给时钟树4的输入节点A。
而且，即使是tCTS+td＜tCK也可以。这时，由于跳动等，在tCTS+td＞tCK中变化时刻，在同步延迟电路101的输出时钟中发生不连续点，但在这时，从同步延迟电路100向输入时钟3输出同步时钟，并通过切换电路10将它提供给时钟树4的输入节点A。
这样，在本发明的又一实施例中，当tCTS与tCK同等程度时，在从tCTS＞tCK向tCTS＜tCK变化的时刻，即使从一方的同步延迟电路输出的时钟发生不连续的情况，由于从不同周期检测量的另一方输出时钟，所以从同步延迟电路提供的时钟不会断绝。
图3出示的是，在本发明的又一实施例中，构成第1延迟电路序列11(第3延迟电路序列13)、控制电路18以及第2延迟电路序列12(第4延迟电路序列14)1例的图。作为延迟电路序列的单位延迟元件，是由时钟控制式倒相器构成，在时钟脉冲通过时钟树4期间，用接受到达时钟树4的输入节点A的时钟的延迟检测电路5、7，发生的控制信号D为低电平，使延迟电路序列11(13)的MOS晶体管MN11、MN12、MP11、MP12处于关，即OFF的状态，以便时钟脉冲在延迟电路序列11(13)中不行进。
即，当时钟脉冲向时钟树4的节点A输入时，对由SR触发器组成的延迟检测电路5(7)进行再设定，使信号D(D′)处于低电平，在时钟脉冲沿到达节点B的时刻，设定延迟检测电路5的SR触发器(在延迟检测电路7处在进一步延迟了时间td后，设定SR触发器)，使信号D(D′)处于高电平，延迟电路序列11(13)的MOS晶体管MN11、MN12、MP11、MP12处于开，即ON的状态。
这样，时钟脉冲或脉冲沿在通过时钟树4期间，使信号D处于低电平，延迟电路序列11的时钟控制式倒相器变为关，即OFF状态，停止时钟行进。而且时钟脉冲或脉冲沿在通过时钟树4期间(tCTS)并且在延迟电路6的延迟时间(td)内，信号D′处于低电平，延迟电路序列13的时钟变为关，即OFF状态，停止时钟行进。
对于延迟电路序列12(14)的时钟控制式倒相器构成，是为了延迟电路序列11(13)的延迟时间相等而设置的，通常处于开ON状态。即将MOS晶体管MN13、MN14、MP13、MP14设定在开，即ON的状态。
下面参照图3，对第n个单位延迟元件进行说明，将延迟电路序列11的第n-1个时钟控制式倒相器的输出FIn，输入NAND门(NAND11)，同时与在控制电路18的NAND门的2个输入端子中的没有与控制端子C(控制端子C与输入时钟的输入端IN连接)连接的端子连接，而控制电路18的NAND门的输出MNn，以延迟电路序列11的第n+1个NAND门(未图示)的2个输入端子中的1个，与没有和第n个反相器INV12的输出FIn+1输出端相连接的输入端子连接，同时以延迟电路序列12的NAND门(NAND14)的2个输入端子中的1个，与没有和前段的反相器的输出BIn+1的输出端相连接的输入端子连接。延迟电路序列12的NAND门(NAND14)的输出与延迟电路序列12的反相器INV13的输入连接。向延迟电路序列12的NAND门(NAND14)的前段反相器输出的BIn+1，向NAND门(NAND14)输入，同时用作为负载调整元件的NAND门(NAND15)的2个输入端子中的1个，与没有和接地线连接的的输入端子连接。而且，负载调整元件的NAND15的输出没有与任何端子连接。第3、第4延迟电路序列13、14的构成也同样。
这样，在本发明中，使同步延迟电路100、101中的周期检测量相互不同，由从tCTS＜tCK向tCTS＞tCK的变化防止时钟丢失的发生。延迟电路6，例如如图4所示，也可在时钟树4的节点A和延迟检测电路7的输入端(再设定端子R)之间插入。
在图4所示的构成中，当处于tCTS＜tCK的状态时，同步延迟电路100与所述实施例同样，自输入时钟3(IN)的上升沿起，推迟规定时间tCK-tCTS，输出时钟，而延迟检测电路7，从向时钟树4的节点A输入时钟的时刻起推迟延迟时间td，使控制信号(监视器)D′处于低电平，tCTS-td的期间，即时钟到达时钟树4的节点B的时刻为止，使控制信号(监视器)D′处于低电平，停止第3延迟电路序列13的时钟行进。因此，第3延迟电路序列13的测定延迟量为tCK-(tCTS-td)，从输入时钟3的上升沿推迟tCK-(tCTS-td)=tCK-tCTS+td，第4延迟电路序列14的再现延迟量为Tck-(Tcts-td)，向时钟树4的输入节点A提供时钟。
从tCTS＜tCK的状态，通过由跳动等向tCTS＞tCK的状态变化，即使从同步延迟电路100输出的时钟不会发生丢失，当tCTS-td＜tCK时，从同步延迟电路101输入的时钟3的上升沿推迟tCK-tCTS+td，输出时钟F，所以向时钟树4的输入节点A提供的时钟不会发生丢失(不连续性)。
在前述的实施例中，虽然以具有2组同步延迟电路的构成为例进行了说明，但在本发明中，同步延迟电路当然并不限定于2组。例如具备3组以上同步延迟电路，并分别对应于同步延迟电路具备延迟检测电路，并以在延迟检测电路中插入延迟，使同步延迟电路中的周期检测量不同，这样的构成当然也是可以的。
另外在本发明中，同步延迟电路，并不限定于由与时钟的行进方向相反方向的1对延迟电路序列构成，当然也能够适用于由与时钟的行进方向同一方向的1对延迟电路序列构成(参照特开平11-73238号公报)的情况。
如上述所作的说明，根据本发明，具有多数组的同步延迟电路，由于能使在各同步延迟电路中的周期检测量不同，所以根据跳动、斜向偏差等，进行延迟时间检测的时钟传送路径的传送延迟时间，与时钟周期相比可变化其大小，即使从一方的同步延迟电路输出的时钟发生丢失，也由于与从另一方的同步延迟电路输入的时钟同步，再输出时钟时，就能够使从同步延迟电路向时钟传送路径提供的时钟不发生不连续点。根据本发明，在使动作频率不断高速化以及使电路规模不断增大的半导体积成电路装置中，能够保证可靠的时钟控制动作，其实用价值极高。
权利要求
1．一种同步延迟电路装置，具有利用使输入时钟信号行进的用于延迟测定的第1延迟电路序列测定传送、输出时钟的所定电路或线路的延迟时间与输入时钟周期之间的差，并且利用第2延迟电路序列再现并输出所述测定的时间差的多组同步延迟电路；其特征在于所述多组同步延迟电路至少具有1组由于附加延迟，使测定延迟量与其他的同步延迟电路不同的同步延迟电路，并且具有以下功能即，即使在所述所定电路或线路的延迟时间与所述输入时钟周期之间的大小关系变化的情况下，仍然能使从所述同步延迟电路输出的、提供给所述所定电路或线路的时钟不产生不连续现象。
2．一种同步延迟电路装置，具有包含使输入时钟信号行进的用于周期测定的第1延迟电路序列，和使具有与时钟信号在所述第1延迟电路序列中行进的长度相对应的长度的时钟信号通过的周期再现用第2延迟电路序列的多组同步延迟电路；其特征在于具有对应所述同步延迟电路的，检测把时钟从所定的时钟传送线路的输入节点传送到所定的输出节点所需要的传送延迟时间，并对应所述的传送延迟时间来输出分别控制使所述各同步延迟电路的时钟信号停止行进的控制信号的延迟检测电路；在所述多个延迟检测电路中，通过给至少1个延迟检测电路的输入中插入延迟，使利用所述1个延迟检测电路检测的延迟时间与利用其他的延迟检测电路检测的延迟时间不相同；使对应所述1个延迟检测电路的同步延迟电路的周期检测量与对应其他各延迟检测电路的同步延迟电路的周期检测量不相同；即使在所述时钟传送线路的传送延迟时间与时钟周期相比为或长或短的情况下，仍然能使从所述同步延迟电路提供给所述时钟传送线路的时钟不产生不连续现象。
3．一种同步延迟电路装置，具有包含使输入时钟信号脉冲或脉冲沿行进的用于周期测定的第1延迟电路序列，和使具有与时钟信号脉冲或脉冲沿在所述第1延迟电路序列中行进的长度相对应的长度的时钟信号脉冲或脉冲沿通过的周期再现用第2延迟电路序列的2组同步延迟电路；其特征在于具有2个对应所述各同步延迟电路的，检测把时钟从所定的时钟传送线路的输入节点传送到所定的输出节点的传送延迟时间，并对应所述的传送延迟时间来输出分别控制使所述各同步延迟电路的时钟信号脉冲或脉冲沿停止行进的控制信号的延迟检测电路；在所述2个延迟检测电路中，通过给1个延迟检测电路的输入中插入延迟，使利用所述i个延迟检测电路检测的延迟时间与利用另一个延迟检测电路检测的延迟时间不相同；使对应所述1个延迟检测电路的同步延迟电路的测定周期与对应另一个各延迟检测电路的同步延迟电路的测定周期不相同；即使在所述时钟传送线路的传送延迟时间与时钟周期相比为或长或短的情况下，仍然能使从所述同步延迟电路提供给所述时钟传送线路的时钟不产生不连续现象。
4．根据权利要求2或3所述的同步延迟电路，其特征在于构成所述第1延迟电路序列的延迟电路元件是由用所述控制信号控制其开/关的时钟控制式倒相器构成的。
5．根据权利要求2或3所述的同步延迟电路，其特征在于具有转换所述各同步延迟电路的所述各第2延迟电路序列的输出和输入时钟的转换器，所述转换器的输出连接所述时钟传送线路的输入节点。
6．根据权利要求2或3所述的同步延迟电路，其特征在于所述延迟检测电路由接受到从所述时钟传送线路的输入节点输入的时钟后被复位，而接受到从所述时钟传送线路输出节点输出的时钟后被置位的触发器所构成。
7．一种半导体集成电路装置，使用同步延迟电路来控制提供给时钟传送线路的时钟信号；具有包含使输入时钟信号行进的用于周期测定的第1延迟电路序列，和使具有与时钟信号在第1延迟电路序列中行进的长度相对应的长度的时钟信号通过的周期再现用第2延迟电路序列的多组同步延迟电路；其特征在于具有分别对应各所述同步延迟电路的，测定把时钟从所定的时钟传送线路的输入节点传送到所定的输出节点所需要的传送延迟时间，并对应所述的传送延迟时间来输出分别控制使所述各同步延迟电路的时钟信号停止行进的控制信号的多个延迟检测电路；在所述延迟检测电路中，通过给至少1个延迟检测电路的输入中插入延迟(td)，使利用所述1个延迟检测电路检测的延迟时间与利用其他的延迟检测电路检测的延迟时间不相同；使对应所述1个延迟检测电路的同步延迟电路的周期检测量与对应其他各延迟检测电路的同步延迟电路的周期检测量不相同；即使在所述时钟传送线路的传送延迟时间(tCTS)与输入时钟的时钟周期(tCK)之间的大小关系发生变化，在所述多个同步延迟电路中的某个所述同步延迟电路的时钟上产生不连续点，也可以从其他的所述同步延迟电路输出与输入时钟同步的时钟来提供给所述时钟传送线路。
8．一种半导体集成电路装置，使用同步延迟电路来控制提供给时钟传送线路的时钟信号；其特征在于包括包含使输入时钟信号行进的用于周期测定的第1延迟电路序列，和使具有与时钟信号在第1延迟电路序列中行进的长度相对应的长度的时钟信号通过的周期再现用第2延迟电路序列的第1同步延迟电路；测定把时钟从所定的时钟传送线路的输入节点传送到所定的输出节点所需要的传送延迟时间(tCTS)，并对应所述的传送延迟时间来输出分别控制使所述各同步延迟电路的时钟信号停止行进的第1控制信号的第1延迟检测电路；包含使输入时钟信号行进的用于周期测定的第3延迟电路序列，和使具有与时钟信号在第3延迟电路序列中行进的长度相对应的长度的时钟信号通过的周期再现用第4延迟电路序列的第2同步延迟电路；检测把所述时钟从所定的时钟传送线路的输入节点传送到所定的输出节点所需要的传送延迟时间(tCTS)，在把所定的延迟时间(td)加算到所述传送延迟时间上期间，输出控制使所述第2同步延迟电路的所述时钟信号停止行进的第2控制信号的第2延迟检测电路；通过转换电路把所述第2以及第4延迟电路序列的输出输入到所述时钟传送线路的所述输入节点中。
9．根据权利要求8所述的半导体集成电路装置，其特征在于在所述时钟传送线路的输出节点和所述第2延迟检测电路的输入端之间，插入固定延迟时间的第1延迟电路；在所述第4延迟电路序列的输出和所述转换器的输入端之间，插入所述固定延迟时间的第2延迟电路。
10．根据权利要求7或8所述的半导体集成电路装置，其特征在于构成所述第1延迟电路序列的延迟电路元件是由用所述控制信号控制其开/关的时钟控制式倒相器构成的。
11．根据权利要求8所述的半导体集成电路装置，其特征在于所述第1、第2延迟检测电路是由按照所述时钟传送线路的输入时钟以及所述时钟传送线路的输出时钟而分别被复位以及被置位的触发器构成的。
12．根据权利要求10所述的半导体集成电路装置，其特征在于在所述时钟传送线路的输出节点和所述第2延迟检测电路的一组输入端之间，插入固定延迟时间的第1延迟电路；在所述第4延迟电路序列的输出端和所述转换器的输入端之间，插入所述固定延迟时间的第2延迟电路。
全文摘要
一种同步延迟电路装置,具有2组包含使输入时钟信号行进的用于周期测定的第1延迟电路序列和用于周期再现的第2延迟电路序列;具有测定把时钟从所定的时钟传送线路的输入节点传送到所定输出节点所需要的传送延迟时间,并分别控制使所述各同步延迟电路的时钟信号停止行进的控制信号的延迟检测电路;在所述时钟传送线路的传送延迟时间与时钟周期相比为或长或短的情况下仍能使所述同步延迟电路供给时钟传送线路的时钟没有不连续现象。
文档编号H03K5/13GK1315782SQ0111097
公开日2001年10月3日 申请日期2001年3月6日 优先权日2000年3月6日
发明者佐伯贵范 申请人:日本电气株式会社