专利名称：电压位准位移电路的制作方法
技术领域：
本发明涉及一种电压位准位移电路(Level Shifter)，特别是涉及一种可以降低杂讯干扰的电压位准位移电路。
背景技术：
电压位准位移电路是将讯号在两个不同的电压供应领域(Domain)中进行转换。例如，电压位准位移电路可以将由操作在低电压(如1.2V)下的集成电路所产生的讯号，转换到操作在高电压(如3.3V)下的集成电路。当需要同时使用两个具有不同的操作电压的集成电路时，电压位准位移电路就会被用来将其中一个集成电路所产生的讯号，转换到另一个集成电路。
图1是现有习知的电压位准位移电路图。请参阅图1所示，现有习知的电压位准位移电路是将输入讯号Lo由输入缓冲器100输入，而输入讯号Lo是在位移前电压(Pre-shifting Voltage)VDDIN范围内变动。另外，缓冲器100是由两个反向器电路102和104以串接方式所组成，其中反向器电路102的输入是接收输入讯号Lo，而反向器电路104的输入则耦接反向器电路102的输出。因此，缓冲器100会依据输入讯号Lo而产生第一缓冲输出讯号Lo1，以及产生与第一缓冲输出讯号Lo1反相的第二缓冲输出讯号Lo2。
此外，现有习知的电压位准位移电路还包括第一NMOS晶体管121、第一PMOS晶体管123、第二NMOS晶体管125和第二PMOS晶体管127。其中，第一NMOS晶体管121和第二NMOS晶体管125的闸极端分别接收第二缓冲输出讯号Lo2和第一缓冲输出讯号Lo1。另外，第一NMOS晶体管121的第一源/汲极端是接地，而其第二源/汲极端耦接至第一PMOS晶体管123的第一源/汲极端，并且输出第一电压位移讯号NT1。另外，第一PMOS晶体管123的第二源/汲极端则耦接位移后电压(Post-shifting Voltage)VPPIN，而其闸极端是耦接第二NMOS晶体管125的第二源/汲极端。第二NMOS晶体管125的第一源/汲极端接地，而其第二源/汲极端耦接第二PMOS晶体管127的第一源/汲极端，并且产生第二电压位移讯号NT2。第二PMOS晶体管127的第二源/汲极端同样耦接位移后电压VPPIN，而其闸极端则耦接第一NMOS晶体管121的第二源/汲极端。在上述中，位移后电压VPPIN是高于位移前电压VDDIN。
当输入讯号Lo为低位准状态(Low State)时，则缓冲器100会分别输出一个高位准状态(High State)的第一缓冲输出讯号Lo1，以及输出一个低位准状态的第二缓冲输出讯号Lo2，其中第一缓冲输出讯号Lo1的电压位准为位移前电压VDDIN。此时，第二NMOS晶体管125会依据第一缓冲输出讯号Lo1而被导通(Turn on)，而原先处于导通的状态的第二PMOS晶体管127，会与此时导通的第二NMOS晶体管125进行一争竞(Fight)过程。但是在第二NMOS晶体管125设计上，会具有较强的驱动力(Driving)下，因此第二电压位移讯号NT2会下拉(Pull-down)成低位准状态，导致第一PMOS晶体管123导通，而使得第一电压位移讯号NT1上拉(Pull-up)成高位准状态(其电压位准为位移后电压VPPIN)，进而将第二PMOS晶体管127关闭(Turn off)而使其不为导通。由此可知，第一缓冲输出讯号Lo1的电压位准，是从位移前电压VDDIN转换成电压位准为位移后电压VPPIN的第一电压位移讯号NT1。
若是此时输入讯号Lo变为高位准状态，则相对地，第一缓冲输出讯号Lo1会变成低位准状态，而第二缓冲输出讯号Lo2会变成高位准状态。此时，第一NMOS晶体管121就会依据第二缓冲输出讯号Lo2而被导通，而第二NMOS晶体管125会关闭，此时导通的第一NMOS晶体管121与之前导通的第一PMOS晶体管123会进行争竞过程，然而在第一NMOS晶体管121具有较大驱动力的设计下，因此第一电压位移讯号NT1下拉成为低位准状态，导致第二PMOS晶体管127导通，而使第二电压位移讯号NT2上拉成为高位准状态，进而将第一PMOS晶体管123关闭至截止状态。一般来说，当第一NMOS晶体管121由关闭转为导通之后，因为第一PMOS晶体管123也同时为导通状态，因而会导致争竞效应(Fighting Effect)，所以第一NMOS晶体管121导通的力(Strength)必须大过第一PMOS晶体管123，才能够在第一电压位移讯号NT1为高位准状态时，强迫其下拉成为低位准状态，而同样的理由也应用在第二NMOS晶体管125和第二PMOS晶体管127上。但是，若是输入讯号Lo因为杂讯(杂讯即为噪声，以下均称为杂讯)的干扰，使得其位准状态产生上下抖动，则会使第一NMOS晶体管121和第二NMOS晶体管125导通的力道产生变化，而导致第一电压位移讯号NT1和第二电压位移讯号NT2的转换时间也会发生颤动(Jitter)，而更进一步造成最后输出信号产生颤动。
由此可见，上述现有的电压位准位移电路在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决电压位准位移电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的电压位准位移电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的电压位准位移电路，能够改进一般现有的电压位准位移电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的电压位准位移电路存在的缺陷，而提供一种新型结构的电压位准位移电路，所要解决的技术问题是使其输出的讯号，不会因为晶体管导通力道的不一致而产生变化，从而更加适于实用。
本发明的另一目的在于，克服现有的电压位准位移电路存在的缺陷，而提供一种新型结构的电压位准位移电路，所要解决的技术问题是使其输出的讯号不会受到杂讯的影响，而使得其位准状态产生颤动，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种新型结构的电压位准位移电路，包括一缓冲器电路，用以接收一输入讯号，而输出一第一缓冲输出讯号，并且输出与该第一缓冲输出讯号反相的一第二缓冲输出讯号，其中该第一缓冲输出讯号和该第二缓冲输出讯号是在一位移前电压范围内变动；一第一NMOS晶体管，其闸极端接收该第二缓冲输出讯号，而其第一源/汲极端接地；一第一PMOS晶体管，其闸极端耦接该第一NMOS晶体管的闸极端，而其第一源/汲极端则耦接该第一NMOS晶体管的第二源/汲极端，并输出一第一电压位移讯号；一第二PMOS晶体管，其第一源/汲极端耦接该第一PMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接不等于该位移前电压的一位移后电压；一第二NMOS晶体管，其闸极端接收该第一缓冲输出讯号，而其第一源/汲极端接地；一第三PMOS晶体管，其闸极端耦接该第二NMOS晶体管的闸极端，而其第一源/汲极端则耦接该第二NMOS晶体管的第二源/汲极端和该第二PMOS晶体管的闸极端，并输出一第二电压位移讯号，其中该第一电压位移讯号和该第二电压位移讯号是在该位移后电压范围内变动；以及一第四PMOS晶体管，其第一源/汲极端耦接该第三PMOS晶体管的第二源/汲极端，其第二源/汲极端则耦接该位移后电压，而其闸极端则耦接该第一NMOS晶体管的第二源/汲极端。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的电压位准位移电路，其中所述的缓冲器电路包括一第一输入反向器电路，用以接收该输入讯号而输出该第一缓冲输出讯号；以及一第二输入反向器电路，用以接收该第一缓冲输出讯号而输出该第二缓冲输出讯号。
前述的电压位准位移电路，其中所述的第一输入反向器电路包括一NMOS晶体管，其闸极端接收该输入讯号，其第一源/汲极端接地，而其第二源/汲极端是输出该第一缓冲输出讯号；以及一PMOS晶体管，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，其第二源/汲极端耦接该位移前电压，而其闸极端则耦接该NMOS晶体管的闸极端。
前述的电压位准位移电路，其中所述的第二输入反向器电路包括一NMOS晶体管，其闸极端接收该第一缓冲输出讯号，其第一源/汲极端接地，而其第二源/汲极端则输出该第二缓冲输出讯号；以及一PMOS晶体管，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，其第二源/汲极端耦接该位移前电压，而其闸极端则耦接该NMOS晶体管的闸极端。
前述的电压位准位移电路，更包括一第一输出缓冲器电路，用以接收该第一电压位移讯号，而输出同相位的一第一输出讯号，而该第一输出缓冲器电路包括一第一输出反相器电路，是接收该第一电压位移讯号，而输出反相后的该第一电压位移讯号；及一第二输出反相器电路，是接收反相后的该第一电压位移讯号，而输出一第一输出讯号；以及一第二输出缓冲器电路，用以接收该第二电压位移讯号，而输出同相位的一第二输出讯号，该第二输出缓冲器电路包括一第三输出反相器电路，是接收该第二电压位移讯号，而输出反相后的该第二电压位移讯号；及一第四输出反相器电路，是接收反相后的该第二电压位移讯号，而输出一第二输出讯号。
前述的电压位准位移电路，其中所述的第一输出反相器电路包括一NMOS晶体管，其闸极端接收该第一电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出反相的该第一电压位移讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
前述的电压位准位移电路，其中所述的第二输出反相器电路包括一NMOS晶体管，其闸极端接收反相的该第一电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出该第一输出讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
前述的电压位准位移电路，其中所述的第三输出反相器电路包括一NMOS晶体管，其闸极端接收该第二电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出反相的该第二电压位移讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
前述的电压位准位移电路，其中所述的第四输出反相器电路包括一NMOS晶体管，其闸极端接收反相的该第二电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出该第二输出讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
前述的电压位准位移电路，其中所述的第一输出电压和该第二输出电压是在该位移后电压范围内变动。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明提出一种电压位准位移电路，其包括了缓冲器电路，用来接收输入讯号，而输出第一缓冲输出讯号，以及输出与第一缓冲输出讯号反相的第二缓冲输出讯号。其中，第一缓冲输出讯号和第二缓冲输出讯号是在一个位移前电压范围内变动。此外，本发明还包括了第一NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第二NMOS晶体管、第三PMOS晶体管和第四PMOS晶体管。其中第一NMOS晶体管的闸极端接收第二缓冲输出讯号，而其第一源/汲极端则接地。第一PMOS晶体管的闸极端是耦接第一NMOS晶体管的闸极端，而第一源/汲极端则耦接第一NMOS晶体管的第二源/汲极端，并且输出第一电压位移讯号。第二PMOS晶体管的第一源/汲极端是耦接第一PMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接不等于位移前电压的位移后电压。此外，第二NMOS晶体管的闸极端接收第一缓冲输出讯号，而其第一源/汲极端则接地。第三PMOS晶体管的闸极端耦接第二NMOS晶体管的闸极端，而其第一源/汲极端则耦接第二NMOS晶体管的第二源/汲极端和第二PMOS晶体管的闸极端，并且输出第二电压位移讯号。其中，第一电压位移讯号和第二电压位移讯号是在位移后电压范围内变动。另外，第四PMOS晶体管的第一源/汲极端耦接第三PMOS晶体管的第二源/汲极端，第二源/汲极端则耦接位移后电压，而其闸极端则耦接第一NMOS晶体管的第二源/汲极端。
综上所述，本发明所提供的电压位准位移电路，是包括了第一PMOS晶体管和第三PMOS晶体管，就可以使第一电压位移讯号和第二电压位移讯号快速地下拉，而不会受到第一NMOS晶体管和第二NMOS晶体管导通力道的不一致，而造成第一电压位移讯号和第二电压位移讯号下拉速度不一致，使其转换时间发生颤动。此外，也会使第一电压位移讯号和第二电压位移讯号的位准状态，不会受到输入讯号的杂讯的影响而发生颤动。
经由上述可知，本发明是关于一种电压位准位移电路，在传统的电压位准位移电路中，在每一对NMOS晶体管与PMOS晶体管间，各加入一个PMOS晶体管。其中，加入的PMOS晶体管的第一源/汲极端和闸极端，是分别对应耦接原有的NMOS晶体管的第二源/汲极端和闸极端，而加入的PMOS晶体管的第二源/汲极端，则与原有的PMOS晶体管的第一源/汲极端互相耦接。当原有的NMOS晶体管由关闭状态转为导通状态之后，加入的PMOS晶体管由导通状态转为关闭状态，使得原有的NMOS晶体管和PMOS晶体管不会互相影响，而可以避免导致争竞效应。
借由上述技术方案，本发明电压位准位移电路至少具有下列优点1、因为本发明所提供的电压位准位移电路是包括了第一和第三PMOS晶体管，因此第一和第二电压位移讯号就不会受到第一和第二NMOS晶体管导通力道的影响而产生变化。
2、因为本发明所提供的电压位准位移电路是包括了第一和第三PMOS晶体管，因此就算输入讯号受到杂讯的干扰，也不会影响到第一和第二电压位移讯号。
3、本发明的电压位准位移电路仅需要加入第一和第三PMOS晶体管，就可以使第一和第二电压位移讯号受到杂讯的影响降低，因此不用耗费太多的成本，并且也不会增加电路的复杂度。
综上所述，本发明特殊结构的电压位准位移电路，输出的讯号，不会因为晶体管导通力道的不一致而产生变化。另外，本发明特殊结构的电压位准位移电路，其输出的讯号不会受到杂讯的影响，而使得其位准状态产生颤动，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的电压位准位移电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。
图1是现有习知的电压位准位移电路图。
图2是本发明的一较佳实施例的一种电压位准位移电路图。
图3是本发明的一较佳实施例的一种缓冲器电路图。
图4A是本发明的一较佳实施例的一种第一输出缓冲器电路图。
图4B是本发明的一较佳实施例的一种第二输出缓冲器电路图。
100、200缓冲器电路 102、210、410第一反相器电路104、220、420第二反相器电路 121、231第一NMOS晶体管123、233第一PMOS晶体管 125、237第二NMOS晶体管127、235第二PMOS晶体管 239第三PMOS晶体管241第四PMOS晶体管 412、422NMOS晶体管414、424PMOS晶体管 430第三反相器电路
440第四反相器电路具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的电压位准位移电路其具体实施方式
、结构、特征及其功效，详细说明如后。
图2是本发明的一较佳实施例的一种电压位准位移电路图。请参阅图2所示，缓冲器电路200是依据所接收的输入讯号Lo，来输出第一缓冲输出讯号Lo1和第二缓冲输出讯号Lo2。其中，第一缓冲输出讯号Lo1和第二缓冲输出讯号Lo2是在位移前电压VDDIN(如1.2V)范围内变动，并且彼此反相。
请继续参阅图2所示，第一NMOS晶体管231的闸极端，是接收第二缓冲输出讯号Lo2，其第一源/汲极端接地，而其第二源/汲极端则耦接第一PMOS晶体管233的第一源/汲极端，并且输出第一电压位移讯号NT1。第一PMOS晶体管233的闸极端与第一NMOS晶体管231的闸极端彼此互相耦接，而第一PMOS晶体管233的第二源/汲极端则耦接第二PMOS晶体管235的第一源/汲极端，而第二PMOS晶体管235的第二源/汲极端则耦接不等于位移前电压VDDIN的位移后电压VPPIN，在本实施例中，位移后电压VPPIN是高于位移前电压VDDIN，例如为3.3V。此外，第二NMOS晶体管237的第一源/汲极端同样也是接地，其闸极端是接收第一缓冲输出讯号Lo1，而其第二源/汲极端则与第二PMOS晶体管235的闸极端彼此互相耦接，并且输出第二电压位移讯号NT2。另外，第三PMOS晶体管239的第一源/汲极端和闸极端，是分别对应耦接第二NMOS晶体管237的第二源/汲极端和闸极端。而第四PMOS晶体管241的第一源/汲极端和闸极端，是分别对应耦接第三PMOS晶体管239的第二源/汲极端和第一NMOS晶体管231的第二源/汲极端，而第四PMOS晶体管241的第二源/汲极端则同样耦接位移后电压VPPIN。
图3是本发明的一较佳实施例的一种缓冲器电路图。请参阅图3所示，在本实施例中，缓冲器电路200可以利用第一反向器电路210和第二反向器电路220串接组成。其中第一反向器电路210是接收输入讯号Lo，以输出与输入讯号Lo反相的第一缓冲输出讯号Lo1。而第二反向器电路220则接收第一反向器电路210所输出的第一缓冲输出讯号Lo1，以输出第二缓冲输出讯号Lo2。其耦接架构和运作原理与图1中的缓冲器电路100相同，在此不再重复说明。
请继续参阅图2所示，当输入讯号Lo为高位准状态时，以图3的实施例为例，第一缓冲输出讯号Lo1为低位准状态，而第二缓冲输出讯号Lo2则为高位准状态。此时，第一NMOS晶体管231和第三PMOS晶体管239皆为导通状态，第二NMOS晶体管237则为关闭状态。当第一NMOS晶体管231导通时，其第二源/汲极端会短路接地，使得第一电压位移讯号NT1往下拉至低准位状态，在下拉的过程中，由于第一PMOS晶体管233的闸极电压为位移前电压VDDIN，因此很快会将原为导通状态的第一PMOS晶体管233关闭，进而使下拉第一电压位移讯号NT1的速度不会受到第一NMOS晶体管231的影响，并且导致第四PMOS晶体管241导通。此时，因为第三PMOS晶体管239和第四PMOS晶体管241是同时导通，所以会使第二NMOS晶体管237的第二源/汲极端的电压位准上拉至位移后电压VPPIN，因而输出具有高位准状态的第二电压位移讯号NT2(电压位准位移后电压VPPIN)。因此由以上可知，具有位移前电压VDDIN位准的第二缓冲输出讯号Lo2，是转换成具有位移后电压VPPIN位准的第一电压位移讯号NT2。
当输入讯号Lo转变为低位准状态，则第一缓冲输出讯号Lo1就转变为高位准状态，而第二缓冲输出讯号Lo2就会转变为低位准状态。此时，第一NMOS晶体管231会关闭，而第一PMOS晶体管233和第二NMOS晶体管237则会转而导通。而虽然第四PMOS晶体管241目前还是导通状态，但是因为第三PMOS晶体管239在下拉第二电压位移讯号NT2的过程中会很快的关闭，因而第二NMOS晶体管237导通的力道就不会受到第四PMOS晶体管241持续导通的影响。所以就算因为输入讯号Lo受杂讯的影响而导致为第二NMOS晶体管237导通的驱动力发生变动，也不会影响到第二电压位移讯号NT2。而当第二电压位移讯号NT2变为低位准状态时，第二PMOS晶体管235就会导通。因为第一PMOS晶体管233与第二PMOS晶体管235同时导通，就会使第一电压位移讯号NT1的电压位准上拉至为移前电压VPPIN。
虽然上述的例子，是输入讯号Lo从高位准状态到低位准状态。但熟习此技艺者当可自行类推输入讯号Lo从低位准状态到高位准状态的情形，并且也可以由此得知，第一NMOS晶体管231导通的驱动力并不会影响第一电压位移讯号NT1。
在另一选择实施例中，本发明还可以包括第一输出缓冲器电路和第二输出缓冲器电路。其中第一输出缓冲器电路是接收第一电压位移讯号NT1，而输出同相的第一输出讯号。另外，第二输出缓冲器电路则接收第二电压位移讯号NT2，而产生第二输出讯号。而以上的第一和第二输出讯号，是在位移后电压VPPIN范围内变动。
图4A是本发明的一较佳实施例的一种第一输出缓冲器电路图。请参阅图4A所示，第一输出缓冲器电路可以利用第一输出反相器电路410和第二输出反相器电路420互相串联而成。其中，第一输出反相器电路410是用来接收第一电压位移讯号NT1，而输出反相的第一电压位移讯号NT1至第二输出反相器电路420。而第二输出反相器电路420则接收反相的第一电压位移讯号NT1，来产生第一输出讯号H1。
请继续参阅图4A所示，在第一输出反相器电路410内，NMOS晶体管412的闸极端接收第一电压位移讯号NT1，而其第二源/汲极端是接地。PMOS晶体管414的第一源/汲极端和闸极端，是分别对应耦接NMOS晶体管412的第二源/汲极端和闸极端，而PMOS晶体管414的第二源/汲极端则耦接位移后电压VPPIN。而在第二输出反相器电路420内，NMOS晶体管422的闸极端，是接收反相的第一电压位移讯号NT1，而其第一源/汲极端则接地。PMOS晶体管424的第一源/汲极端和闸极端，是分别对应耦接至NMOS晶体管422的第二源/汲极端和闸极端。而PMOS晶体管424的第二源/汲极端则与PMOS晶体管414的第二源/汲极端彼此互相耦接。在本实施例中，第一输出缓冲器电路的工作原理，可以参考图1的缓冲器电路100的工作原理，在此不再多作叙述。
图4B是本发明的一较佳实施例的一种第二输出缓冲器电路图。请参阅图4B所示，第二输出缓冲器电路可以利用第三输出反相器电路430和第四输出反相器电路440互相串联而成。其中，第三输出反相器电路430是用来接收第二电压位移讯号NT2，而输出反相的第二电压位移讯号NT2至第四输出反相器电路440。而第四输出反相器电路440则依据反相的第二电压位移讯号NT2，来产生第二输出讯号H2。而本实施例中的第二输出缓冲器电路内的架构与工作原理，是与图4A的第一输出缓冲器电路相同，在此不再多作叙述。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种电压位准位移电路，其特征在于其包括一缓冲器电路，用以接收一输入讯号，而输出一第一缓冲输出讯号，并且输出与该第一缓冲输出讯号反相的一第二缓冲输出讯号，其中该第一缓冲输出讯号和该第二缓冲输出讯号是在一位移前电压范围内变动；一第一NMOS晶体管，其闸极端接收该第二缓冲输出讯号，而其第一源/汲极端接地；一第一PMOS晶体管，其闸极端耦接该第一NMOS晶体管的闸极端，而其第一源/汲极端则耦接该第一NMOS晶体管的第二源/汲极端，并输出一第一电压位移讯号；一第二PMOS晶体管，其第一源/汲极端耦接该第一PMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接不等于该位移前电压的一位移后电压；一第二NMOS晶体管，其闸极端接收该第一缓冲输出讯号，而其第一源/汲极端接地；一第三PMOS晶体管，其闸极端耦接该第二NMOS晶体管的闸极端，而其第一源/汲极端则耦接该第二NMOS晶体管的第二源/汲极端和该第二PMOS晶体管的闸极端，并输出一第二电压位移讯号，其中该第一电压位移讯号和该第二电压位移讯号是在该位移后电压范围内变动；以及一第四PMOS晶体管，其第一源/汲极端耦接该第三PMOS晶体管的第二源/汲极端，其第二源/汲极端则耦接该位移后电压，而其闸极端则耦接该第一NMOS晶体管的第二源/汲极端。
2.根据权利要求1所述的电压位准位移电路，其特征在于其中所述的缓冲器电路包括一第一输入反向器电路，用以接收该输入讯号而输出该第一缓冲输出讯号；以及一第二输入反向器电路，用以接收该第一缓冲输出讯号而输出该第二缓冲输出讯号。
3.根据权利要求2所述的电压位准位移电路，其特征在于其中所述的第一输入反向器电路包括一NMOS晶体管，其闸极端接收该输入讯号，其第一源/汲极端接地，而其第二源/汲极端是输出该第一缓冲输出讯号；以及一PMOS晶体管，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，其第二源/汲极端耦接该位移前电压，而其闸极端则耦接该NMOS晶体管的闸极端。
4.根据权利要求2所述的电压位准位移电路，其特征在于其中所述的第二输入反向器电路包括一NMOS晶体管，其闸极端接收该第一缓冲输出讯号，其第一源/汲极端接地，而其第二源/汲极端则输出该第二缓冲输出讯号；以及一PMOS晶体管，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，其第二源/汲极端耦接该位移前电压，而其闸极端则耦接该NMOS晶体管的闸极端。
5.根据权利要求1所述的电压位准位移电路，其特征在于更包括一第一输出缓冲器电路，用以接收该第一电压位移讯号，而输出同相位的一第一输出讯号，而该第一输出缓冲器电路包括一第一输出反相器电路，是接收该第一电压位移讯号，而输出反相后的该第一电压位移讯号；及一第二输出反相器电路，是接收反相后的该第一电压位移讯号，而输出一第一输出讯号；以及一第二输出缓冲器电路，用以接收该第二电压位移讯号，而输出同相位的一第二输出讯号，该第二输出缓冲器电路包括一第三输出反相器电路，是接收该第二电压位移讯号，而输出反相后的该第二电压位移讯号；及一第四输出反相器电路，是接收反相后的该第二电压位移讯号，而输出一第二输出讯号。
6.根据权利要求5所述的电压位准位移电路，其特征在于其中所述的第一输出反相器电路包括一NMOS晶体管，其闸极端接收该第一电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出反相的该第一电压位移讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
7.根据权利要求5所述的电压位准位移电路，其特征在于其中所述的第二输出反相器电路包括一NMOS晶体管，其闸极端接收反相的该第一电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出该第一输出讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
8.根据权利要求5所述的电压位准位移电路，其特征在于其中所述的第三输出反相器电路包括一NMOS晶体管，其闸极端接收该第二电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出反相的该第二电压位移讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
9.根据权利要求5所述的电压位准位移电路，其特征在于其中所述的第四输出反相器电路包括一NMOS晶体管，其闸极端接收反相的该第二电压位移讯号，其第一源/汲极端接地，而其第二源/汲极端则输出该第二输出讯号；以及一PMOS晶体管，其闸极端耦接该NMOS晶体管的闸极端，其第一源/汲极端耦接该NMOS晶体管的第二源/汲极端，而其第二源/汲极端则耦接该位移后电压。
10.根据权利要求5所述的电压位准位移电路，其特征在于其中所述的第一输出电压和该第二输出电压是在该位移后电压范围内变动。
全文摘要
本发明是有关于一种电压位准位移电路，在传统的电压位准位移电路中，在每一对NMOS晶体管与PMOS晶体管间，各加入一个PMOS晶体管。其中，加入的PMOS晶体管的第一源/汲极端和闸极端，是分别对应耦接原有的NMOS晶体管的第二源/汲极端和闸极端，而加入的PMOS晶体管的第二源/汲极端，则与原有的PMOS晶体管的第一源/汲极端互相耦接。当原有的NMOS晶体管由关闭状态转为导通状态之后，加入的PMOS晶体管由导通状态转为关闭状态，使得原有的NMOS晶体管和PMOS晶体管不会互相影响，而可以避免导致争竞效应。
文档编号H03K19/0185GK1588802SQ20041005848
公开日2005年3月2日 申请日期2004年8月19日 优先权日2004年8月19日
发明者黄超圣 申请人:威盛电子股份有限公司