专利名称：一种锁相环的自校准方法及电路的制作方法
技术领域：
本发明涉及锁相环电路，尤其涉及一种可降低抖动的锁相环自校准方法及 电路。
背景技术：
通常的电子、计算机系统对其组件都有十分严格的时序要求，以便电子或 计算机完成十分精准的操作。所以使输出信号与基准信号同步的锁相环电路
(PLL)就是电子控制系统中运用得十分广泛的一种电路。PLL可精确地控制其 输出信号频率与输入的基准信号频率实现同步。
目前常用的PLL电路为电荷泵的锁相环电路。它通常包括分频器、鉴频鉴 相器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)。外部基 准信号经此PLL电路产生与基准信号相位相同的一定倍频信号。外部基准信号 经过M分频器后的信号与经过N分频后压控振荡器的输出信号同时送入鉴频鉴 相器中进行比较，产生充电信号(up)或放电信号(down)控制电荷泵对低通 滤波器进行充电和放电，从而低通滤波器产生控制电压AVe控制压控振荡器输 出信号频率。
上述锁相环中，尤其压控振荡器易受噪声干扰或前置器件的误差导致压控 振荡器最后输出的信号相对给定的锁相环基准信号容易出现相位抖动。由于压 控振荡器输出信号产生的相位抖动与压控振荡器的增益和控制电压AVe成正 比，因此对于大增益的压控振荡器这一现象更加明显。
2004年在美国IEEE电路与器件杂志上发表的一篇文章中提供了一种锁相 环自校准的方法，以便获得合适压控振荡器增益来减小前置器件误差和噪声引 起的压控振荡器输出信号相对基准信号的抖动。通过比较压控振荡器的输入电 压与参考电压Vref的大小来降低压控振荡器电容值，每降低一次控振荡器的电容 值后都需等250us后再重新比较，因此该锁相环的闭锁时间容易较长，其次由于
5在压控振荡器与低通滤波器和参考电压之间均连接有开关，在开关的切换时， 容易引起压控振荡器控制电压的不稳定。所述的参考电压采用的是带隙基准电 压，此电压对温度变化十分敏感，也会导致整个锁相环工作的不稳定。
发明内容
本发明的目的在于提供一种锁相环的自校准方法以及电路，以解决锁相环 输出信号抖动和闭锁时间较长以及容易受到温度影响的问题。
为了达到上述的目的，本发明锁相环的自校准方法，包括以下步骤步骤l: 在锁相环上电时对所述压控振荡器的充电时间进行预设时间的计时；步骤2:比 较给定锁相环基准信号与压控振荡器的输出反馈信号的频率快慢；步骤3:根据 步骤2的比较结果，如果压控振荡器的输出慢于给定锁相环的基准信号则执行 步骤4并返回到步骤2,如果所述压控振荡器的输出反馈信号频率快于所述锁相 环基准信号则执行步骤5;步骤4:降低压控振荡器的电容值；步骤5:停止对 给定锁相环基准信号与压控振荡器的输出反馈信号的频率比较。步骤1中压控 振荡器的预设时间为220微妙。步骤2中锁相环基准信号与压控振荡器的输出 反馈信号包括分别经过分频器后的基准信号和反馈信号。步骤2中比较两信号 频率的快慢是通过鉴别相同的时间起点下两信号的跳变次数是否先达到期望反 翻转次数的信号来实现，所述信号的跳变为信号电平的上升沿或下降沿，所述 期望翻转次数为512次。
本发明锁相环的自校准电路，它包括数字累加器，状态机，控制模块； 控制模块的输入端与给定的锁相环基准信号和压控振荡器的输出反馈信号连 接，并与数字累加器的输出端连接，控制模块的输出端与数字累加器的输入端 相连，数字累加器的输出端与状态机的输入端相连，状态机的输出端与压控振 荡器电容值的控制端相连。数字累加器模块用于锁相环上电时对压控振荡器的 充电时间进行预设时间计时和比较锁相环的基准信号与压控振荡器的输出反馈 信号的频率快慢；状态机用于当所述锁相环基准信号快于所述压控振荡器的输 出反馈信号时降低压控振荡器电容值；控制模块用于当压控振荡器充电时间到 达预设时间时启动数字累加器比较两信号的快慢和当所迷压控振荡器输出反馈 信号频率快于所述锁相环的基准信号时停止数字累加器对所述两个信号的比较。
数字累加器包括两个计数器和一个定时器，两个计数器用于比较所述基准 信号和反馈信号频率快慢，定时器用于当锁相环上电时对压控振荡器的充电时
间进行预设时间计时。定时器的定时时间为220微秒，两个计数器均为九位的 二进制计数器，用于对所述基准信号和反馈信号的跳变次数计数。对基准信号 的跳变次数进行计数的计数器的输出端与状态机输入端相连，并与数字累加器 中两计数器的置位/清零输入端相连，定时器启动与锁相环上电同步，定时器输 出端与控制模块输入端相连。
状态机由状态计数器构成，其输入端与所述数字累加器中对基准信号进刊_ 计数的计数器的输出端相连，其输出端与压控振荡器电容控制端相连。
控制模块由若干逻辑门组成。所述逻辑门包括两个与门和一个非门，非门 输入端与数字累加器中对反馈信号计数的计数器的输出端相连，非门的输出端 同时与两个与门的输入端相连，两个与门输入端分别与所述基准信号和反馈信 号相连，且与数字累加器中定时器的输出端相连，两个与门输出端分别与数字 累加中两个计数器的输入端相连。
控制模块的输入端与所述基准信号和反馈信号的连接包括基准信号和反馈 信号分别通过一个分频器后与控制模块的输入端连接。
本发明的锁相环自校准方法以及电路，通过用数字累加器对两信号进行一 定次数的计数比较两信号频率的快慢和采用状态机控制压控振荡器电容值大小 在保证一定输出信号频率下，获得较小的压控振荡器增益，这样可有效缩短锁 相环的闭锁时间和降低压控振荡器输出信号的抖动，且整个锁相环工作稳定不 易受温度影响。
通过以下实施例并结合其附图的描述，可以进一步理解其发明的目的、具 体结构特征和优点。其中，附图为
图1是锁相环自校准方法流程图。 图2是自校准电路的锁相环电路图。 图3是锁相环自校准电路内部结构图。述。
本发明锁相环自校准方法具体步骤包括步骤l:在锁相环上电时对所述压 控振荡器的充电时间进行预设时间的计时；步骤2:比较给定锁相环基准信号R 与压控振荡器的输出反馈信号V的频率快慢；步骤3:根据步骤2的比较结果， 如果信号V慢于R则执行步骤5并返回到步骤2，如果所述信号V频率快于信 号R则执行步骤6;步骤5:降低VCO的电容值；步骤6:停止信号R和信号 V的频率比较。
步骤l中预设时间为220us,为确保在压控振荡器有稳定输出时比较信号V 和R的频率，等待压控振荡器经过220us的充电时间后比较信号R和信号V的 频率快慢。信号R和信号V也可以是分别经过分频器后再进行比较。比较信号 R和信号V跳变的次数是否达到期望的次数。信号跳变的次数是指信号出现上 升沿或下降沿的次数，在这期望的次数选取为512次。基于每步骤参数的选取， 本发明自校准方法的流程请参阅图1。
本发明实现上述自校准方法的自校准电路，请参阅图2，它包括数字累加 器、状态机和控制模块，如图中虚线方框中所示。控制模块的输入端与信号R 和输出反馈信号V连接，并与数字累加器的一个输出端连接；控制模块的输出 端与数字累加器的输入端相连，数字累加器的另一个输出端与状态机的输入端 相连；状态机的输出端与压控振荡器电容值的控制端相连。数字累加器模块用 于锁相环上电时对压控振荡器的充电时间进行预设时间计时和比较锁相环的基 准信号R与压控振荡器的输出反馈信号V的频率快慢；状态机用于判定所述两 个信号的比较结果和当所述信号R快于所述输出反馈信号V时降低压控振荡器 电容值；控制模块用于当压控振荡器充电时间到达预设时间时启动数字累加器 比较信号R和信号V的快慢和当所述输出反馈信号V频率快于所述基准信号R 时停止数字累加器对所述两个信号的比较。锁相环的基准信号接入位置如图2 中1所示，压控振荡器的输出反馈信号如图2中2所示，这两个信号可分别经 过一个M的分频器和N的分频器后对应信号R和信号V再同时送入数字累加
8器进行比较。
自校准电路的内部结构图如图3所示数字累加器如虚线框9所示，它包 括两个计数器和一个定时器；状态机如虚线框10所示，它由一个状态计数器组 成；控制模块如虚线框11所示，它包括两个与门和一个非门。
数字累加器中定时器输入端8连接与锁相环上电同步的信号，在锁相环开 始工作时，启动定时器开始计时，定时器的输出端与控制模块的输入端相连， 定时器的定时时间选取为220us。针对自校准方法中选取的期望计数次数为512 次，因此数字累加器中两个计数器均选取至少九位的二进制计数器；针对选取 信号的上升沿或下降沿计数，可采用对应的上升沿计数器或下降沿计数器。两 个计数器的输入端分别通过控制模块连接信号R和信号V;连接信号R的计数 器的一个输出端同时与两个计数的置位/清零Rst端相连，另一个输出端与状态 机相连；连接信号V的计数器的输出端与控制模块的输入端相连。
状态机中状态计数器的输入端与连接信号R的计数器的输出端相连，输出 端7与压控振荡器的电容值控制端相连。当基准信号R的跳变次数先到达预定 的512翻转次数时，状态计数器就会在原来的输出值上减一，这样与输出端7 连接的压控振荡器电容值就会在原来电容值上得到进一步的降低。
控制模块中两个与门位置5和位置6的输入端分别连接信号R和信号V， 两个与门各自的另一个输入端同时连接定时器的输^端，两个与门的输出端分
别与两个计数器的时钟信号输入端(Clk)相连，当压控振荡器的充电时间达到 220us时，两个与门将同时启动计数器开始计数；控制模块中的非门的输入端与 连接信号V的计数器的输出端相连，非门的输出端与同时与两个与门的输入端 相连，当信号V先达到512次跳变时，非门的输出端通过两个与门将停止两个 计数器工作。
为防止VCO的前置器件的误差或环境噪声由于压控振荡器的较大增益使得 锁相环输出信号存在较大抖动，本发明通过降低VCO增益来达到降低输出抖动 的目的。VCO的增益与其电容值成反比，电容的增大可有效减小其增益。然而 频率与VCO电容值成反比。这样在满足输出信号的频率下，增大VCO的电容 值可达到降低VCO增益的目的。目前VCO的电容有多个电容并联而成，每个 电容都连接一个开关晶体管，通过控制这些开关晶体管的通与断来控制压控振荡器电容值的大小。
在本发明中在锁相环上电时，状态计数器的输出端控制VCO中开关晶体管
是全部导通的，这样使vco具有较小的增益。同时数字累加器中定时器开始对
压控振荡器的电容充电时间开始计时，当到达220us时，定时器启动数字累加器 中的计数器开始对信号R和信号V计数，当信号R先达到512次跳变时，连接 信号R计数器的与两个计数器置位Rst的输出端将同时将两个计数器置位或清 零，使两个计数器同时重新开始计数，与此同时，该计数器的另一输出端使状 态计数器的输出在原来值上减一，从而使得VCO中一个电容开关晶体管断开， 这样VCO输出频率会增大，与信号R重新再进行一次比较；当信号V先达到 512次跳变时，连接信号V的计数器的输出端与控制模块相连，通过控制模块 停止两个计数器的工作。这样在获得合适的锁相环输出信号的频率下可获得较 小的VCO增益。
本实施例中控制模块，用于当压控振荡器充电时间到达预设时间时启动数 字累加器比较信号R和信号V的快慢和当所述输出反馈信号V频率快于所述基 准信号R时停止数字累加器对所述两个信号的比较，这样控制模块的逻辑门可 有多种变化，并不局限此处举出的三个逻辑门的控制模块，控制数字累加器按 上述方式进行工作的控制模块均在本发明专利的保护范围内。
由于该校准方法不必在每次降低电容值大小后都需等250us后再重新进行 比较，这样可有效降低锁相环的闭锁时间；校准电路中也并没釆用对温度敏感 的带隙基准电压，所以此校准电路不易受温度影响；在VCO与前置器件之间没 有开关的切换，容易保持VCO输入电压的稳定。
权利要求
1、一种锁相环的自校准方法，所述锁相环包括两个分频器、鉴频鉴相器、电荷泵、低通滤波器和压控振荡器，其特征在于，自校准方法包括以下步骤步骤1在锁相环上电时对所述压控振荡器的充电时间进行预设时间的计时；步骤2比较给定锁相环基准信号与压控振荡器的输出反馈信号的频率快慢；步骤3根据步骤2的比较结果，如果压控振荡器的输出慢于给定锁相环的基准信号则执行步骤4并返回到步骤2，如果所述压控振荡器的输出反馈信号频率快于所述锁相环基准信号则执行步骤5；步骤4降低压控振荡器的电容值；步骤5停止对给定锁相环基准信号与压控振荡器的输出反馈信号的频率比较。
2、 如权利要求1所述的自校准方法，其特征在于，所述步骤l中压控振荡器的 预设时间为220微秒。
3、 如权利要求1所述的自校准方法，其特征在于，所述步骤2中锁相环基准信 号与压控振荡器的输出反馈信号包括分别经过分频器后的基准信号和反馈信
4、 如权利要求l所述的自校准方法，其特征在于，所述步骤2中比较两信号频 率的快慢是通过鉴别相同的时间起点下两信号的跳变次数是否有先到达期望翻 转次数的信号来实现。
5、 如权利要求4所述的自校准方法，其特征在于，所述信号的跳变为信号电平 的上升沿或下降沿。
6、 如权利要求4所述的自校准方法，其特征在于，所述期望翻转次数为512次。
7、 一种锁相环的自校准电路，所述锁相环包括具有可变电容的压控振荡器， 其特征在于，自校准电路包括数字累加器，状态机，控制模块；所述控制模 块的输入端与给定的锁相环基准信号和压控振荡器的输出反馈信号连接，并与 数字累加器的输出端连接，所述控制模块的输出端与数字累加器的输入端相连， 所述数字累加器的输出端与状态机的输入端相连，所述状态机的输出端与压控 振荡器电容值的控制端相连；所述数字累加器用于锁相环上电时对压控振荡器的充电时间进行预设时间 计时和比较锁相环的基准信号与压控振荡器的输出反馈信号的频率快慢，所述 状态机用于当所述基准信号快于所述输出反馈信号时降低压控振荡器电容值， 所述控制模块用于当压控振荡器充电时间到达预设时间时启动数字累加器比较 两信号的快慢和当所述输出反馈信号频率快于所述基准信号时停止数字累加器 对所述两个信号的比较。
8、 如权利要求7所述的自校准电路，其特征在于所述数字累加器包括两个计 数器和一个定时器，两个计数器用于比较所述基准信号和反馈信号频率快慢， 所述定时器用于当锁相环上电时对压控振荡器的充电时间进行预设时间计时。
9、 如权利要求8所迷的自校准电路，其特征在于所述定时器的定时时间为220 微秒，所述计数器均为九位的二进制计数器，用于对所述基准信号和反馈信号 的跳变次数计数。
10、 如权利要求9所述的自校准电路，其特征在于所述对基准信号的跳变次 数进行计数的计数器的输出端与状态机输入端相连，并与数字累加器中两计数 器的置位/清零输入端相连，所述定时器启动与锁相环上电同步，所述定时器输 出端与控制模块输入端相连。
11、 如权利要求7所述的自校准电路，其特征在于所述的状态机由状态计数 器构成，其输入端与所述数字累加器中对基准信号进行计数的计数器的输出端 相连，其输出端与压控振荡器电容控制端相连。
12、 如权利要求7所述的自校准电路，其特征在于所述的控制模块由若干逻 辑门组合成。
13、 如权利要求12所述的自校准电路，其特征在于所述的若干逻辑门包括两 个与门和一个非门，所述非门输入端与数字累加器中对所述反馈信号计数的计数器的输出端相连，所述非门的输出端同时与两个与门的输入端相连，所述两 个与门输入端分别与所述基准信号和反馈信号相连，且与数字累加器中定时器 的输出端相连，所述两个与门输出端分别与数字累加中两个计数器的输入端相连。
14、 如权利要求7所述的自校准电路，其特征在于所述控制模块的输入端与 所述基准信号和反馈信号的连接包括基准信号和反馈信号分别通过一个分频器后与控制模块的输入端连接。
全文摘要
本发明提供了一种锁相环的自校准方法及电路，所述自校准方法包括以下1在锁相环上电时对所述压控振荡器(VCO)的充电时间进行预设时间的计时；2比较锁相环基准信号R与VCO的输出反馈信号V的频率快慢；3根据2的比较结果，如果信号V慢于信号R则执行4并返回到2，如果信号V频率快于信号R则执行步骤5；4降低压控振荡器的电容值；步骤5停止对信号R与信号V的频率比较。基于该方法实现的自校准电路包括数字累加器、状态机和控制模块。该方法可在锁相环获得指定输出信号的频率下，有效降低VCO的增益，从而降低输出信号的抖动，缩短自校准锁相环的闭锁时间，且排除温度对输出信号的影响，保持锁相环工作的稳定性。
文档编号H03L7/08GK101431331SQ20071004799
公开日2009年5月13日 申请日期2007年11月8日 优先权日2007年11月8日
发明者翼 杨, 郑佳鹏, 马俊程 申请人:中芯国际集成电路制造(上海)有限公司