专利名称：半导体集成电路器件及其电路插入方法
技术领域：
本发明涉及半导体集成电路器件及其电路插入方法。
背景技术：
对于值不发生变化的触发器(フリップフロップ)、输出在其他电路中不被使用的触发器等，进行时钟驱动是电能的浪费。作为解决这一问题的方法，众所周知有选通时钟方法。
图17中示出了示意的选通时钟电路。如图17所示，示意的选通时钟电路包括D型触发器(以下称为DFF)100和对驱动DFF的时钟线进行控制的时钟控制部101。时钟控制部101是仅在使能(イネ一ブル)为ON时将时钟传递给DFF100的控制电路。通过仅在希望更新DFF的值时将使能设置为ON，来实现低消耗电能化。
以往，选通时钟方法大多对于每一模块单位、时钟域等统一进行控制，但近年来，以尽量减少消耗电能为目的，大多对于每一触发器(以下称为FF)精细地对时钟进行选通控制。这不仅会消减因时钟所消耗的缓冲器、FF等的驱动电能，还包括抑止存在于FF后段的组合电路的无用驱动的含义。在图18A以及图18B中示出了例子。在图18A中，示出了RTL(RegisterTransfer Level，寄存器传输级)描述，而在图18B中示出了按照图18A所示的RTL描述的选通时钟电路的例子。图18A所示的代码是仅在使能为1时更新D的RTL记述。该RTL能够用图18B所示那样的选通时钟电路来实现。通过将包含在电路中的各FF设置成图18B所示那样的结构，能够对于每一FF精细地进行选通控制。此时，存在以下所示的问题。
参照图19进行说明。图19所示的电路包括DFF1 200、确定DFF1 200的值的组合电路1 201、时钟控制部1 202、DFF2 203、确定DFF2 203的值的组合电路2 204、时钟控制部2 205、DFF3 206、确定DFF3的值的组合电路3 207以及时钟控制部3 208。DFF1 200的输出连接到组合电路2 204以及组合电路3 207。
现在，考虑驱动DFF1 200和DFF2 203、抑止DFF3 206的驱动的情况。即，时钟控制部1 202和时钟控制部2 205的使能设置为ON，时钟控制部3 208的使能设置为OFF。结果，DFF3 206和时钟控制部3 208停止动作。但是，确定DFF3 206的值的组合电路3 207会因DFF1 200的变化而被驱动。DFF3 206停止、而组合电路3 207被驱动，是电能的浪费。
如上所述，在存在多个时钟域的情况下，仅用选通时钟方法在组合电路部中会消耗无用的电能。
作为与选通时钟方法有关的参考文献，有非专利文献1。
此外，在组合电路的输入变化时，电路被驱动而消耗电能。因而，如果抑制无用的输入变化，则能够消减组合电路的电能消耗。作为解决该问题的方法，有保护(ガ一ディング)逻辑方法。
图20示出了示意的保护逻辑电路。如图20所示，示意的保护逻辑电路包括组合电路300和对于到组合电路300的输入线进行控制的输入控制电路301。输入控制电路301在使能(Enable)为ON时将输入直接传输到组合电路300，在使能为OFF时，不将输入传输到组合电路300。通过仅在使用组合电路300的输出时将输入控制电路301的使能设置为ON，能够抑止组合电路300的无用的驱动。
作为保护逻辑方法的问题，可以列举出由于插入输入控制电路301而产生的1.延迟的增大，2.电路规模的增大，3.对于使能信号生成电路的需要等。由于分别地，延迟的增大极大地影响电路的动作速度，电路规模的增大极大地影响LSI的生产成本，所以可以说是很大的问题。
作为与保护逻辑方法有关的参考文献，有非专利文献2。
Automatic Insertion of Gated Clocks at RegisterTransfer Level，N.Raghavan，V.Akella，S.Bakshi，Proceedings of theTwelfth International Conference on VLSI Design，1999，pp 48-54[非专利文献2]Guarded EvaluationPushing Power Management toLogic Synthesis/Design，V.Tiwari，S.Malik，P.Ashar，IEEE Transactions0n Computer-Aided Design of Integrated Circuits and Systems，Vol.17，No.10，October 1998发明内容本发明提供一种具有选通时钟设计的电路并且消耗电能也小的半导体集成电路器件以及用于得到该半导体集成电路器件的电路插入方法。
本发明的第1方式的半导体集成电路器件具备生成时钟信号的时钟生成部(A)；生成ON或者OFF信号的使能生成部(B)；将上述时钟生成部(A)的输出和上述使能生成部(B)的输出作为输入、仅在上述使能生成部(B)的输出是ON时使来自上述时钟生成部(A)的输入通过的时钟控制部(C)；在上述使能生成部(B)的输出是OFF时输出变化的频度是0或者低的第1电路(D)；在上述使能生成部(B)的输出是OFF时输出变化的频度高的第2电路(E)；将上述第2电路(E)的输出和上述使能生成部(B)的输出作为输入、仅在上述使能生成部(B)的输出是ON时使来自上述第2电路(E)的输入通过的输入控制部(F)；将上述第1电路(D)的输出和上述输入控制部(F)的输出作为输入的组合电路(G)；以及将上述组合电路(G)的输出作为输入、由上述时钟控制部(C)的输出驱动的存储装置(H)。
本发明的第2方式的电路插入方法，将经过了选通时钟设计的门级网表作为输入(A)；对于上述门级网表内的全部触发器，将触发器的数据输入端子作为出发点向上游搜索电路的树结构(B)；通过检查从所发现的各门看的激励门和负载门的关系，发现仅用选通时钟设计不能抑止下游的组合电路的转换的位置(C)；以及将以成为上述出发点的触发器的选通时钟的使能控制线作为输入的保护逻辑插入到上述组合电路的前段(D)。
如果采用本发明，则能够提供一种具有选通时钟设计的电路并且消耗电能也小的半导体集成电路器件以及用于得到该半导体集成电路器件的电路插入方法。
图1是示出本发明的第1实施方式的半导体集成电路器件的一例的方框图；图2是示出本发明的第2实施方式的半导体集成电路器件的一例的方框图；图3是示出本发明的第3实施方式的半导体集成电路器件的一例的方框图；图4是示出本发明的第4实施方式的半导体集成电路器件的一例的方框图；图5是示出本发明的第5实施方式的半导体集成电路器件的一例的方框图；图6是示出本发明的第6实施方式的半导体集成电路器件的一例的方框图；图7是示出本发明的第7实施方式的半导体集成电路器件的一例的方框图；图8是示出本发明的第8实施方式的半导体集成电路器件的一例的方框图；图9是示出本发明的第9实施方式的电路插入方法的一例的流程图；图10A～图10D是示出门间的关系以及保护逻辑的插入例子的电路图；图11是示出本发明的第10实施方式的电路插入方法的一例的流程图；图12A以及图12B是示出按照第10实施方式设计的电路的例子的电路图；图13是示出按照第10实施方式设计的电路的例子的电路图；图14是示出本发明的第11实施方式的电路插入方法的一例的流程图；
图15是示出本发明的第12实施方式的电路插入方法的一例的流程图；图16是示出本发明的第13实施方式的电路插入方法的一例的流程图；图17是示出示意的选通时钟电路的电路图；图18A是示出RTL描述的图，图18B是示出按照图18A所示的RTL描述的选通时钟电路的例子的图；图19是用于说明选通时钟方法的问题的图；以及图20是示出示意的保护逻辑电路的电路图。
符号说明400时钟生成部，401使能生成部，402时钟控制部，403使能生成部的输出为OFF时输出变化的频度为0或者低的电路，404使能生成部的输出为OFF时输出变化的频度高的电路，405输入控制部，406组合电路，407存储装置(触发器)。
具体实施例方式
现在，参照图19说明的问题能够通过在DFF1 200和组合电路3 207的布线上插入与时钟控制部3 208的使能信号同步的保护逻辑来解决。即，在时钟控制部3 208的使能信号为OFF时，用保护逻辑抑止对组合电路3208的输入。但是，对适宜的位置自动生成保护逻辑的工具等并不存在。
以下，参照
本发明的实施方式。在该说明时，在全部附图中对相同的部分赋予相同的参照标号。
第1～第8实施方式的半导体集成电路器件实现低消耗电能化。
集成电路的消耗电能用“W＝CFV2”给出。C是负荷容量，V是电压，F是频率或者逻辑跳转数。作为抑制逻辑跳转数的方法，一般已知有选通时钟方法。本发明通过使用寄存器的选通时钟的控制线并将生成该寄存器输入的组合电路的输入固定为0或者1，能够完全防止选通时钟期间的组合电路的逻辑跳转。通过减小“W＝CFV2”的“F”，来实现低消耗电能化。
(第1实施方式)图1是示出本发明的第1实施方式的半导体集成电路器件的一例的方框图。
第1实施方式包括时钟生成部400；输出ON/OFF的使能(Enable)生成部401；将时钟生成部400的输出以及使能生成部401的输出作为输入的时钟控制部402；在使能生成部401的输出是OFF时输出变化的频度低的电路403；在使能生成部401的输出是OFF时输出变化的频度高的电路404；将使能生成部401的输出以及电路404的输出作为输入的输入控制部405；将电路403的输出以及输入控制部405的输出作为输入的组合电路406；将组合电路406的输出作为输入并由从时钟控制部402输出的时钟驱动的触发器(以下简称为FF)407。而且，电路403以及电路404也可以分别存在1个或者1个以上。
对于各部详细地进行说明。
时钟控制部402仅在使能生成部401的输出是ON时，将由时钟生成部400生成的时钟信号传送到FF 407。在使能生成部401的输出是OFF时，时钟控制部402的输出成为固定值，从而FF 407不会被驱动。
输入控制部405在使能生成部401的输出是ON时，将电路404的输出直接传递到组合电路406。在使能生成部401的输出是OFF时，输入控制部405的输出成为固定值，从而即使电路404的输出变化，也不驱动组合电路406。
电路403是在使能生成部401的输出是OFF时输出变化的频度是0或者低的电路。因而，可以说，在对每一FF精细地进行控制那样的选通时钟电路中，FF 407停止时的组合电路的无用的驱动少。
另一方面，电路404是在使能生成部401的输出是OFF时输出变化的频度高的电路。但是，由于输入控制部405的作用，在使能生成部401的输出是OFF的期间，输出的变化不会传递到组合电路406。因而，在对每一FF精细地进行控制那样的选通时钟电路中，能够完全抑止FF407停止时的组合电路的无用的驱动。
本实施方式通过有效地组合选通时钟方法和保护逻辑方法，实现了最初在单纯地实施各方法的情况下不能得到的效果。对此进行说明。
进行选通时钟方法与本实施方式的比较。一般地，在逻辑电路中存在空间上的局限性，前后的处理、控制等关联性高。因而，在对每一FF精细地进行控制的选通时钟电路中，在某一FF因选通时钟控制而停止时，可以说前后的FF也因选通时钟控制而停止的概率高。因而，电路403那样的电路占据大半。但是，因为还存在电路404那样的电路，所以仅用选通时钟方法不能抑止组合电路的无用的驱动。因而，仅在不能抑止无用的驱动的位置使用保护逻辑方法。其结果，与选通时钟方法相比，能够实现电能消减效果高的电路。
另一方面，如果考虑仅用保护逻辑方法抑止组合电路的驱动，则因为需要在组合电路的入口全部设置保护逻辑，所以电路规模的增大、延迟的增加等成为不能忽视的问题。在本实施方式中，因为如上所述用选通时钟控制抑止输入的大半，所以不需要抑止组合电路的全部的入口。用保护逻辑仅抑止电路404那样的输出变化频度高的输入即可。这与单纯的保护逻辑方法相比，是针对电路规模的增加以及延迟的增加等的有效的实现方法。
如上所述，本实施方式比仅用选通时钟时电能消减效果高。这是因为在仅选通时钟下不能抑止的转换得到抑止的缘故。另一方面，电路规模也比仅用保护逻辑时小。这是因为对于不需要的位置能够消减保护逻辑的缘故。与分别实施选通时钟方法和保护逻辑方法的情况相比，能够实现高的效果。
(第2实施方式)图2是示出本发明的第2实施方式的半导体集成电路器件的一例的方框图。
第2实施方式是具体地示出第1实施方式的输入控制部405的第1例。
输入控制部405例如能够由与门构成(参考标号500)。各外部输入线在每条位线上经过了和控制线的与门后，连接到组合电路406。
控制线是0时成为OFF动作，与门将输入控制部500的输出固定为0。控制线是1时成为ON动作，输入控制部500的输出成为外部输入。
这样，因为输入控制部500可以由一个与门实现，所以对关键路径的影响能够抑制在1级的门的延迟。
此外，载明通过使用德摩根定律，还能够用1个或门来实现。
在集成电路中，因为与门、或门都是基本元件，所以电路面积、路径延迟小。
(第3种实施方式)图3是示出本发明的第3实施方式的半导体集成电路器件的一例的方框图。
第3实施方式是具体地示出第1实施方式的输入控制部405的第2例。
输入控制部405例如能够由带使能的锁存电路构成(参考标号600)。带使能的锁存电路由控制线所控制。各外部输入线分别经过了锁存电路后，连接到组合电路406。
控制线是0时成为OFF动作，带使能的锁存电路将输入控制部600的输出固定在此前的外部输入值。控制线是1时成为ON动作，输入控制部600的输出成为外部输入。
为了表示第3实施方式的效果，与第2实施方式进行比较。在第2实施方式的情况下，用与门将输入控制部500的输出(值)固定在0。此时组合电路406的输入从外部输入转换为0。因此，由于在输入控制部500所生成的值固定时在组合电路406中发生转换，所以消耗电能。
另一方面，在第3实施方式的情况下，带使能的锁存电路用外部输入值固定输入控制部600的输出。因此，在值固定时在组合电路406中不会发生转换。因而，第3实施方式与第2实施方式相比能够消减值固定时的电能消耗。
(第4实施方式)图4是示出本发明的第4实施方式的半导体集成电路器件的一例的方框图。
第4实施方式是具体地示出第1实施方式的、在使能生成部401的输出是OFF时输出变化的频度是0或者低的电路403的第1例。
图4中的虚线框700表示使能生成部401的输出是OFF时输出变化的频度是0的电路的例子。在本例中，成为将FF701的输出直接输入到组合电路702的电路结构(反馈环线)。在使能生成部401的输出是OFF时，因为FF701不被驱动，所以输出变化的频度成为0。
这样，在成为自身反馈环那样的电路结构中，不需要插入输入控制部405。
作为第4实施方式的代表的电路，可以列举出“计数电路”、“状态状态机电路”等。
计数电路是通过将自身的寄存器值增加1来更新寄存器值的电路。在RTL(Register Transfer Level)描述中，描述为always@(posedge CLOCK){A＜＝A+1；}。
状态状态机电路是根据某一当前状态(寄存器值)、利用下一状态确定电路(组合电路)计算下一状态的寄存器值而更新当前状态的电路。在RTL描述中，描述为assign NextState＝function(CurrentState)；＜＜＜组合电路always@(posedge CLOCK){CurrentState＜＝NextState；}。
这些电路结构是可以根据RTL描述等来推定的。因此，在计数电路、状态状态机电路中，容易确定图4所示的反馈环线700。在反馈环线700中，不需要加入输入控制部405。如果相反来看，则输入控制部405只要对反馈环线700以外加入即可。
这样，特别地，反馈环线700可以在集成电路内容易发现。而且，由于输入控制部405只要对反馈环线700以外插入即可，所以对半导体芯片的电路安装也容易。
(第5实施方式)图5是示出本发明的第5实施方式的半导体集成电路器件的一例的方框图。
第5实施方式是具体地示出第1实施方式的、使能生成部401的输出是OFF时输出变化的频度是0或者低的电路403的第2例。
图5中的虚线框800表示使能生成部401的输出是OFF时输出变化的频度是0的电路的例子。FF801和FF802共用时钟控制部803。因而，在FF802的驱动停止时，因为FF801的输出也停止，所以输出变化的频度变成0。因而，组合电路804不被驱动。
这样，对于来自共用时钟控制部803那样的电路800的输出，不需要插入输入控制部405。
此外，在第5实施方式那样的电路结构中，因为也与第4实施方式同样能够容易发现，所以对半导体芯片的电路安装也容易。
(第6实施方式)图6是示出本发明的第6实施方式的半导体集成电路器件的一例的方框图。
第6实施方式是具体地示出第1实施方式的、使能生成部401的输出是OFF时输出变化的频度是0或者低的电路403的第3例。
图6中的虚线框900表示使能生成部900的输出是OFF时输出变化的频度低的电路的例子。在控制FF901的使能生成部2902生成的使能信号的定时与控制FF903的使能生成部1904生成的使能信号的定时接近时，FF901的输出变化的频度变低。
例如，如图6的左下方的虚线框中所示，如果在信号Enable1为OFF的期间中，信号Enable2也基本是OFF，则在FF903的驱动停止时，FF901的驱动也基本停止。因此，可以说电路900是输出变化少的电路。
这样，在信号Enable为OFF的期间基本重合的情况下，不需要插入输入控制部405。
如果这样的电路结构是人工的则可以发现。此外，通过实施RTL模拟等，还能够对使能生成部1904的动作和使能生成部2902的动作进行比较，并以是否超过某一阈值来判定OFF期间重合的情况。例如，可以以在50％或者以上重合的情况下不插入输入控制部405等来判定。
(第7实施方式)图7是示出本发明的第7实施方式的半导体集成电路器件的一例的方框图。
第7实施方式是具体地示出第1实施方式的、使能生成部401的输出是OFF时输出变化的频度高的电路404的第1例。
图7所示的虚线框1000表示使能生成部401的输出是OFF时输出变化的频度高的电路。图7所示的FF1001的输出D与电路1002连接。进而，FF1001的输出D经由输入控制部1005与组合电路1003连接。此时，即使FF1004的使能是OFF，也由于电路1002利用FF1001的输出，而FF1001的使能生成部401’变成ON。结果，FF1004的使能为OFF时的FF1001的输出变化的频度增高。为了避免组合电路1003的无用的驱动，而插入输入控制部1005。
这样，在将FF输出还连接到其他的电路并且使能生成部的逻辑大不相同的情况下，插入输入控制部1005。
如果这样的电路结构是人工的，则可以发现。此外，通过实施RTL模拟等，还能够对使能生成部401的动作和使能生成部401’的动作进行比较并以是否超过某一阈值来判定OFF期间的不同的情况。例如，可以以在50％或者以上不同的情况下不插入输入控制部1005等来判定。
(第8实施方式)图8是示出本发明的第8实施方式的半导体集成电路器件的一例的方框图。
第8实施方式是具体地示出第1实施方式的、使能生成部401的输出是OFF时输出变化的频度高的电路404的第2例。
图8所示的虚线框1100表示使能生成部401的输出是OFF时输出变化的频度高的电路。第8实施方式的结构与第7实施方式基本相同，但FF1101的输出经由组合电路1106与电路1102、组合电路1103连接。此时，即使FF1104的使能是OFF，电路1102也经由组合电路1106而利用FF1101的输出。因此，FF1101的使能生成部401’变成ON。结果，FF1104的使能为OFF时的FF1101的输出变化的频度增高。为了避免组合电路1103的无用的驱动，在组合电路1106和组合电路1103之间插入输入控制部1105。
这样，在将FF输出经由组合电路还连接到其他的电路并且使能生成部的逻辑大不相同的情况下，插入输入控制部1105。
如果这样的电路结构是人工的，则可以发现。此外，通过实施RTL模拟等，还能够对使能生成部401的动作和使能生成部401’的动作进行比较并以是否超过某一阈值来判定OFF期间的不同的情况。例如，可以以在50％或者以上不同的情况下不插入输入控制部1105等来判定。
第9～第13实施方式的半导体集成电路器件涉及对于逻辑电路中的逻辑合成后的门连接表增加低消耗电能消减电路的器件。
在对每一FF精细地进行选通时钟的情况下，尽管FF在停止中，但由于确定FF的值的组合电路的输入会变化，所以有组合电路被无用地驱动的情况。作为解决该问题的方法，存在保护逻辑方法，但如果单纯地应用保护逻辑方法，则电路规模会增大。
以下的实施方式对于对每一FF精细地进行了选通时钟设计的门级网表，提供有效地插入保护逻辑的方法。具体地，分析门级网络的连接结构，仅在需要的位置插入保护逻辑。
(第9实施方式)图9是示出本发明的第9实施方式的电路插入方法的一例的流程图。
第9实施方式，基本上输入为门级网表，将各FF的数据输入端子作为出发点而向上游搜索电路的树结构，并在仅用选通时钟不能抑止无用的驱动的组合电路的前段插入保护逻辑。
在此，保护逻辑，如在第2、第3实施方式中所说明的那样，能够用与门或者或门、或者带使能的锁存电路来实现。保护逻辑的控制利用成为出发点的FF的时钟控制用的使能线进行ON/OFF动作。
在说明按照图9所示的流程图的动作之前，首先进行词语的定义。
图10A～图10D是表示门间的关系以及保护逻辑的插入例子的电路图。
在图10A～图10D所示的电路中，将左侧定义为上游，将右侧定义为下游。
将存在于驱动某一门的上游的门称为激励门，将存在于驱动某一门的下游的门称为负载门。在图10A中，门A的激励门是门C和D。门C的负载门是门A和B。
对激励门和负载门的关系进行定义。考虑图10B的关系。门B是门A的激励门，门B的负载门仅有门A。将这样的关系称为“从门A看的1对1的关系”。
另一方面，考虑图10C的关系。门B是门A的激励门，而门B的负载门则存在门A、C、D。将这样的关系称为“从门A看的1对多的关系”。
对按照图9所示的流程图的动作进行说明。
将经过了选通时钟设计的门级网表作为输入，对于网表内的各FF将FF的数据输入端子作为出发点，向上游搜索电路的树结构(步骤1200)。
接着，检查从由上述树结构中发现的门看的激励门和负载门的关系(步骤1201)。
考虑从所发现的门看1对多的关系的情况。此时，如果是仅用选通时钟方法不能抑止下游的组合电路的转换的结构，则在组合电路的前段插入保护逻辑(步骤1202)。
例如，在图10D中，从门A看，门B是1对多的关系。现在，如果设FF被选通时钟所停止，则门A转换是无用的。但是，如果门C、D等利用门B的输出，则门B进行转换。因而，经由保护逻辑使门B的输出线连接到门A。而且，对于门C、D，直接连接门B的输出。此时的选通时钟的控制线利用作为搜索的出发点的FF的时钟使能线。处理结束后，转移到下一个门(步骤1203)，再次检查激励门和负载门的关系。
此外，在从所发现的门看是1对1的关系的情况下，什么都不做而转移到下一个门。这是因为用上游的门能够进行保护逻辑控制的缘故。例如，在图10B中，即使需要抑止门A的转换，也不需要在门A和门B之间设置保护逻辑。这是由于通过在门B的前段设置保护逻辑能够应对的缘故。
这样，通过在上游的门插入保护逻辑，能够从根本上抑止逻辑跳转。
通过以上的处理，在各FF被选通时钟所停止的期间中，能够利用保护逻辑抑止由于不同的时钟域的FF动作而引起的组合电路的无用的转换会发生的位置。
在以下的实施方式中，在“所说的条件”中，夹杂具体例子来说明“在哪里插入保护逻辑？”。
(第10实施方式)图11是示出本发明的第10实施方式的电路插入方法的一例的流程图。
第10实施方式是更具体地示出第9实施方式的保护逻辑的插入条件的例子。
如图11中的步骤1300所示，在激励门和负载门处于1对多的关系时，在激励门所负荷的负载门中，在“存在于负载门的输出端子的下游路径上的全部FF被与搜索开始FF相同的时钟域所驱动”那样的负载门存在1个或者1个以上(但不全部是。对于全部的情况后面说明)的情况下，通过将激励门的输出端子与保护逻辑连接，将其输出连接到上述的负载门的输入，来插入保护逻辑。
图12A中示出了具体的电路例子。在图12A中，关注门A来调查激励门和负载门的关系。从门A看，门B是激励门，门B所负荷的门除了门A以外，由于还存在门C、D，所以处于1对多的关系。
此时，调查从激励门的输出端子向下游经由门C、D的路径。调查的结果，存在于负载门C的输出端子的下游路径上的全部FF被与搜索开始FF相同的时钟域所驱动。另一方面，对于存在于负载门D的输出端子的下游路径上的FF，被与搜索开始FF不同的时钟域所驱动。此时，门A和门C能够统一地利用保护逻辑来控制(参照图12B)。对于负载门D，直接连接门B的输出线。
通过确认存在于负载门的下游路径上的FF的时钟控制，不会妨碍不同的时钟域的动作。进而，对于同一时钟域来说，通过将保护逻辑统一为一个，能够抑制电路规模的增加。
接着，说明逻辑电路的第2个例子。
在第10实施方式中，对于全部负载门的“存在于负载门的输出端子的下游路径上的全部FF被与搜索开始FF相同的时钟域所驱动”的情况进行说明。
对于为什么不是全部进行说明。
在激励门和负载门处于1对多的关系时，在存在于从激励门所负荷的全部负载门的输出端子连接的下游路径上的FF全部被同一时钟所驱动的情况下，不需要插入保护逻辑。
图13示出了具体的电路例子。现在，关注门A检查激励门和负载门的关系。从门A看，门B是激励门，门B所负荷的门除了门A以外，由于还存在门C、D，所以处于1对多的关系。此时，如果从激励门的输出端子向下游检查经由门C、D的路径，则与全部被同一时钟所驱动的FF连接。
在这样的结构的情况下，能够归结到1对1的关系。因为，由于利用门B的输出的下游端的FF在同一定时其时钟变成OFF，所以即使在门B的前段设置保护逻辑也没有问题。这可以看作与第9实施方式的“1对1的情况”等价。
(第11实施方式)图14是示出本发明的第11实施方式的电路插入方法的一例的流程图。
第11实施方式是更具体地示出第9实施方式的保护逻辑的插入条件的例子。
如图14中的步骤1400所示，在激励门是FF的情况下，对搜索开始FF的时钟域和作为激励门的FF的时钟域进行比较，并仅在不同时在激励门的输出端口和负载门之间插入保护逻辑。
此外，在时钟域相同的情况下，能够用选通时钟抑止其值。因而，不需要保护逻辑，电路也不会增加。
(第12实施方式)图15是示出本发明的第12实施方式的电路插入方法的一例的流程图。
第12实施方式进一步在第9～第11实施方式的插入条件中增加条件。
在根据在第9～第11实施方式中所说明的条件插入保护逻辑时，如图15中的步骤1500所示，仅在从搜索开始FF到激励门的门级数超过了某一阈值(例如，30级等)时，插入保护逻辑。在此，阈值是用户能够指定的变量。
在即使插入保护逻辑也不能抑止1级的门的转换的情况下等，保护逻辑的开销不能忽视。通过统一抑止某一程度的门级数，对于保护逻辑的插入开销来说能够充分地补偿其效果。此外，在流程图中写出了门级数，但也可以加入黑盒子来代替门。在此情况下，通过用黑盒子内的平均门级数等进行门级数的计数，能够应对。
(第13实施方式)图16是示出本发明的第13实施方式的电路插入方法的一例的流程图。
第13实施方式进一步在第9～第12实施方式的插入条件中增加条件。
一般地，在进行逻辑合成时在FF之间施加延迟限制。如果该延迟限制不能得到满足，则存在不能保证电路的动作的问题。因而，如图16中的步骤1600所示，仅在插入保护逻辑时能够满足延迟限制的情况下插入保护逻辑。由此，能够保证电路的动作。
在实现第1～第7实施方式的半导体集成电路器件时，高效率地机械地插入保护逻辑的装置例如是将第8～第13实施方式的电路插入法作为算法利用的电路设计支持装置。
此外，在第8～第13实施方式的电路插入法中，如果与操作者用手工操作插入保护逻辑的情况相比，则有可能存在无用的电路插入。作为具体的一例，如图6的左下方虚线框内所示，有在使能期间基本重合的位置也插入保护逻辑的情况。
简单地说，对于图1所示的电路403是“输出变化的频度是0或者低的电路”的情况，第8～第13实施方式的电路插入法仅对“输出变化的频度是0的电路”不插入保护逻辑。即，第8～第13实施方式的电路插入法对“输出变化的频度低的电路”也用保护逻辑来抑止。对于“输出变化的频度低的电路”也用保护逻辑来抑止这一点，由于作为集成电路的动作没有任何问题，所以也可以就这样来实现。
但是，在希望极力避免无用的电路插入的情况下，在第8～第13实施方式的电路插入法中，只要以对于“输出变化的频度是0或者低的电路”不插入保护逻辑的方式来改变即可。为了发现“输出变化的频度低的电路”，例如，只要并用电路模拟来检查电路的输出变化的频度即可。进而，在对于输出变化的频度设置阈值、输出变化的频度小于等于阈值或者不足阈值的情况下，只要判断为“输出变化的频度低的电路”即可。在输出变化的频度小于等于阈值或者不足阈值的情况下，只要不插入保护逻辑或者拆下已插入的保护逻辑即可。通过这样来改变第8～第13实施方式，除了能够从第8～第13实施方式的电路插入法获得的优点，即，具有经过选通时钟设计的电路并且能够减小消耗电能这一优点之外，还能够得到抑制无用的电路插入的优点。能够抑制无用的电路插入，除了能够进一步降低消耗电能外，还能够一并得到生产成本的降低或者有利于高集成化这样的优点。
进而，上述实施方式包括以下的方式。
(1)一种逻辑电路，包括生成时钟信号的时钟生成部(A)；生成ON/OFF信号的使能生成部(B)；将(A)和(B)的输出作为输入、仅在(B)的输出是ON时使来自(A)的输入通过的时钟控制部(C)；在(B)的输出是OFF时输出变化的频度是0或者低的电路(D)；在(B)的输出是OFF时输出变化的频度高的电路(E)；将(E)的输出和(B)的输出作为输入、仅在(B)的输出是ON时使来自(E)的输入通过的输入控制部(F)；将(D)的输出和(F)的输出作为输入的组合电路(G)；以及将(G)的输出作为输入、被(C)的输出驱动的存储装置(H)。
如果采用方式(1)的逻辑电路，则在用时钟控制部统一了时钟时，对于值频繁地变化的组合电路的输入，利用输入控制部将值固定，对于值几乎不变的组合电路的输入，直接与组合电路连接。一般地，在逻辑电路中有空间上的局限性，因为前后的时钟控制接近，所以需要输入控制部的输入线的数量比不需要输入控制部的输入线的数量减少。结果，能够抑制电路规模的增大并且能够有效地消减在组合电路中产生的无用的电能消耗。
(2)在方式(1)的逻辑电路中，输入控制部(F)包括将电路(E)的输出和使能生成部(B)的输出作为输入的与门或者或门。
如果采用方式(2)的逻辑电路，则与门、或门等能够用简单的电路结构有效地实现值的固定以及值的通过。结果，能够抑制电路规模的增大、路径延迟的增大等。
(3)在方式(1)的逻辑电路中，输入控制部(F)包括将电路(E)的输出作为输入、由使能生成部(B)的输出所控制的带使能的锁存电路。
如果采用方式(3)的逻辑电路，则带使能的锁存电路是保持以及固定使能变成OFF时的值的电路元件。在固定了值时，由于对于组合电路的输出没有变化，所以能够将值固定时的电能消耗设置在0。在方式(2)的逻辑电路中，在用与/或门固定了值时，由于对于组合电路的输出变成0固定或者1固定，所以在值固定时在组合电路中会产生驱动电能。
(4)在方式(1)的逻辑电路中，电路(D)包括将存储装置(H)的输出直接连接在组合电路(G)的反馈环电路或者由时钟控制部(C)的输出驱动的同步电路。
如果采用方式(4)的逻辑电路，则反馈环电路、共用时钟控制部的电路都在使能生成部是OFF时使电路(D)的输出变化变成0。因而，即使不加入输入控制部，组合电路部的驱动也变成0。从而不会引起电路规模的增大，而能够可靠地实现低消耗电能化。
(5)在方式(1)的逻辑电路中，电路(D)具有控制该电路(D)的时钟的第2使能生成部(I)，使能生成部(B)和第2使能生成部(I)的输出同时变成OFF时的期间，超过某一阈值。
如果采用方式(5)的逻辑电路，则在使能生成部处于OFF的期间中，如果第2使能生成部基本为OFF，则在使能生成部为OFF时，电路(D)的输出变化也减少。因而，即使不加入输入控制部，组合电路部的驱动也减少。此外，不会引起电路规模的增大，而能够可靠地实现低消耗电能化。使能生成部为OFF的期间和第2使能生成部为OFF的期间越一致，低消耗电能化的效果变得越高。
(6)在方式(1)的逻辑电路中，电路(E)具有控制该电路(E)的时钟的第3使能生成部(J)，使能生成部(B)和第2使能生成部(I)的输出不同的期间超过某一阈值，进而，从电路(E)到输入控制部(F)的输出线与电路(E)内部的其他逻辑电路连接。
如果采用方式(6)的逻辑电路，则在使能生成部是OFF的期间中，由于其他的电路利用电路(E)的输出，所以电路(E)的输出变化增多。但是，由于利用输入控制部的作用能够抑止组合电路的无用的驱动，所以能够实现低消耗电能化。
此外，在使能生成部为OFF的期间中，如果第3使能生成部也为OFF，则在方式(4)的逻辑电路中也是同样的。
(7)一种电路插入方法，包括以下步骤将经过了选通时钟设计的门级网表作为输入(A)；对于门级网表内的全部触发器，将触发器的数据输入端子作为出发点向上游搜索电路的树结构(B)；通过检查由从上述树结构中发现的各门看的激励门和负载门的关系，发现仅用选通时钟设计不能抑止下游的组合电路的转换的位置(C)；以及将成为出发点的触发器的选通时钟的使能控制线作为输入的保护逻辑插入到上述组合电路的前段(D)。
如果采用方式(7)的电路插入方法，则通过仅在仅用选通时钟设计不能抑止下游的组合电路的转换的位置处进行保护逻辑插入，能够抑制电路面积的增大并且能够实现低消耗电能化。
(8)在方式(7)的电路插入方法中，步骤(C)，在从所发现的各门看的激励门和负载门的关系是1对多的情况下(E)，并且，在激励门所负荷的负载门中，存在于负载门的输出端子的下游路径上的全部FF由与搜索开始FF相同的时钟域所驱动的负载门存在有1个或者1个以上(但不是全部)的情况下(F)，
步骤(D)将激励门的输出端子与保护逻辑连接，将其输出与上述负载门(F)的输入连接。
如果采用方式(8)的电路插入方法，则通过确认存在于负载门的下游路径上的FF的时钟控制，不会妨碍不同的时钟域的动作。进而，对于同一时钟域，通过将保护逻辑统一为1个，能够抑制电路规模的增加。
(9)在方式(7)的电路插入方法中，步骤(C)，在从所发现的各门看的激励门是触发器的情况下(G)，并且，在成为上述权利要求1的出发点的触发器(B)的时钟域与作为上述激励门的触发器(G)的时钟域不同的情况下，步骤(D)在作为上述激励门的触发器(G)的输出端口和负载门之间插入保护逻辑。
如果采用方式(9)的电路插入方法，则出发点的触发器的时钟域和作为激励门的触发器的时钟域不同这一点，在出发点的触发器停止的期间中，作为激励门的触发器有可能会动作。通过插入保护逻辑，能够抑止组合电路的无用的驱动。
(10)在方式(7)的电路插入方法中，在步骤(C)中，附加仅在从成为出发点的触发器(B)到激励门的门级数超过了某一阈值时这一条件。
如果采用方式(10)的电路插入方法，则存在在即使插入保护逻辑也仅能抑止1级的门的转换的情况下等，保护逻辑的开销不能忽视的问题。通过统一抑止某一程度的门级数，对于保护逻辑的插入开销，能够充分地补偿其效果。
(11)在方式(7)的电路插入方法中，在步骤(C)中，附加仅在触发器间的延迟限制得到满足的情况下这一条件。
如果采用方式(11)的电路插入方法，则一般地，在进行逻辑合成时在FF间实施延迟限制。如果该延迟限制不能满足，则存在不能保证电路的动作的问题。因而，在插入保护逻辑时，仅在能够满足延迟限制的情况下插入保护逻辑。由此，能够保证电路的动作。
此外，各实施方式包括各阶段的发明，利用在各实施方式中公开的多个构成要件的适宜的组合，可以提取出各阶段的发明。
权利要求
1.一种半导体集成电路器件，其特征在于，具备生成时钟信号的时钟生成部(A)；生成ON或者OFF信号的使能生成部(B)；将上述时钟生成部(A)的输出和上述使能生成部(B)的输出作为输入、仅在上述使能生成部(B)的输出是ON时使来自上速时钟生成部(A)的输入通过的时钟控制部(C)；在上述使能生成部(B)的输出是OFF时输出变化的频度是0或者低的第1电路(D)；在上述使能生成部(B)的输出是OFF时输出变化的频度高的第2电路(E)；将上述第2电路(E)的输出和上述使能生成部(B)的输出作为输入、仅在上述使能生成部(B)的输出是ON时使来自上述第2电路(E)的输入通过的输入控制部(F)；将上述第1电路(D)的输出和上述输入控制部(F)的输出作为输入的组合电路(G)；以及将上述组合电路(G)的输出作为输入、由上述时钟控制部(C)的输出驱动的存储装置(H)。
2.一种电路插入方法，其特征在于将经过了选通时钟设计的门级网表作为输入(A)；对于上述门级网表内的全部触发器，将触发器的数据输入端子作为出发点向上游搜索电路的树结构(B)；通过检查由从上述树结构中发现的各门看的激励门和负载门的关系，发现仅用选通时钟设计不能抑止下游的组合电路的转换的位置(C)；以及将以成为上述出发点的触发器的选通时钟的使能控制线作为输入的保护逻辑插入到上述组合电路的前段(D)。
3.如权利要求2所述的电路插入方法，其特征在于在上述步骤(C)中，在从所发现的各门看的激励门和负载门的关系是1对多的情况下(E)，并且，在激励门所负荷的负载门中，“存在于负载门的输出端子的下游路径上的全部触发器由与搜索开始触发器相同的时钟域所驱动”的负载门存在有1个或者1个以上(但不是全部)的情况下(F)，上述步骤(D)将激励门的输出端子连接到保护逻辑，将其输出连接到上述负载门(F)的输入。
4.如权利要求2所述的电路插入方法，其特征在于在上述步骤(C)中，在从所发现的各门看的激励门是触发器的情况下(G)，并且，在成为上述权利要求2的出发点的触发器(B)的时钟域与作为上述激励门的触发器(G)的时钟域不同的情况下，上述步骤(D)在作为上述激励门的触发器(G)的输出端口和负载门之间插入保护逻辑。
5.如权利要求2所述的电路插入方法，其特征在于在上述步骤(C)中，附加仅在从成为上述出发点的触发器(B)到激励门的门级数超过了某一阈值时这一条件，或者附加仅在触发器间的延迟限制得到满足的情况下这一条件。
全文摘要
本发明提供一种具有经过了选通时钟设计的电路并且消耗电能小的半导体集成电路器件。其具备在使能生成部401的输出是OFF时，输出变化的频度是0或者低的第1电路403，以及输出变化的频度高的第2电路404；将第2电路404的输出和使能生成部401的输出作为输入、仅在使能生成部401的输出是ON时使来自第2电路404的输入通过的输入控制部405；将第1电路403的输出和输入控制部405的输出作为输入的组合电路406；将组合电路406的输出作为输入、由时钟控制部402的输出驱动的存储装置407。
文档编号H03K19/00GK101043212SQ20071013595
公开日2007年9月26日 申请日期2007年3月13日 优先权日2006年3月13日
发明者梶原裕嗣 申请人:株式会社东芝