锁相环电路的制作方法

专利名称：锁相环电路的制作方法
技术领域：
本发明涉及锁相环电路，特别是涉及一种全数字锁相环电路。
背景技术：
锁相环(PLL， Phase Locked Loop ),通常是指一种应用于通信接收机中 的电路，其作用是对接收到的包含时钟的信号进行处理，并从中提取某个时 钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得接收 到的信号和仿制的时钟信号从某种角度看来是同步的或相关的。由于仿制的 时钟信号相对于所接收到的信号中的时钟信号具有一定的相差，因此也被称 为锁相器。锁相环有很多种类，可以是数字的、模拟的或是数模混合的。
美国专利申请公布说明书US6809598中提到了 一种全数字锁相环 (ADPLL， All Digital Phase Locked Loop )。参照图1所示，所述的全凄t字锁 相环用于比较所接收的输入参考时钟信号CHANNEL和自身输出信号的反馈 时钟信号Rv(k)的相差，并且根据所述相差对自身的输出进行调整后输出合成 时钟信号fv。
所述全数字锁相环包括用于对所述输入参考时钟信号CHANNEL和反 馈时钟信号Rv(k)的相差进行计算的相位检测器(Phase Detector) P13、用于 对相位4企测器P13的输出进行滤波的环^各增益乘法器(Loop Gain ALPHA Multiplier )P14和加法器P15、用于根据加法器P15的输出结果产生调整信号 OTW的数控振荡器增益调整(DCO Gain Normalization)单元PI6、以及用于 根据数控振荡器增益调整单元P16输出的调整信号OTW对自身的输出进行调 整并输出合成时钟信号fv的数控振荡器(DCO, Digitally Controlled Oscillator) P17。其中，相位检测器P13的一端输入来自于参考相位累加器(ReferencePhase Accumulator) Pll的输出，所述参考相位累加器Pll结合输入的参考时 钟信号CHANNEL和频率控制信号FCW来计算整数周期相位；所述相位检 测器P13的另一端输入来自于锁相环自身的输出反馈，即数控振荡器P17输 出的合成时钟信号的反馈，所述合成时钟信号经振荡相位累加器(Oscillator Phase Accumulator ) P12进行累加运算后输至相位检测器P13 。加法器P15的 一端输入来自于环路增益乘法器P14,另一端输入来自于直接调整(Direct Modulation )单元P18，用于对环路增益乘法器P14的输出进行微小误差调整。
图1所示的锁相环的相位检测器P13输出的是相差信号，锁相环是基于 相位域(Phase Domain )的架构。对于全数字锁相环，上述相差可以通过时间 数字转换器(TDC， Time to Digital Converter,图中未示出)而转换为数字信 号，所述时间数字转换器的作用是将时间转换为数字信号，而通常是通过延 迟链的延迟时间来匹配输入时间来获得数字信号的，由于这种延迟链的方式， 无法很好的建立延迟单元的延迟与数控振荡器的可控最小的频率间隔的对应 关系，这样会带来是整个环路的增益不再恒定，导致系统稳定性较差。所以 必须要经过乘法器(图中未示出)转变为相位信号(1个周期时间对应的相位 为2兀)，这样增加了额外的硬件电路，并且需要增加额外的直接调整单元P18 对环路增益乘法器P14的输出进行微小误差调整。
而数控振荡器P17的作用是根据数字控制信号来合成一定频率的时钟信 号，其频率的控制是通过改变电容的方式实现，在这种控制过程中，电容的 线性改变，频率的改变不是线性的，而是与电容平方根成反比，这样的非线 性会使整个环路的增益不再恒定，导致系统稳定性较差。这样就需要增加额 外的数控振荡器增益调整单元P16来调整数控振荡器P17的线性度。
上述这些为提高系统稳定性而额外增加的乘法器、直接调整单元和数控 振荡器增益调整单元无疑会增加锁相环电路结构的复杂度，从而使得锁相环 的面积增加，功耗也增大。

发明内容
本发明解决的问题是，提供一种稳定的锁相环电路，以简化电路结构， 降低面积和功诔毛。
为解决上述问题，本发明实施方式提供一种锁相环电路，包括 时间检测器，用于输出第一数字信号，所述第一数字信号在时间域上用 于表示参考时钟信号的周期累加值与反馈时钟信号的周期累加值的差，所述 反馈时钟信号的周期累加值在时间域上表示为合成时钟信号的周期累加值与 分频^t的乘积；
除法器，用于将所述时间检测器输出的第一数字信号除以分频数，输出
第二数字信号；
数字环路滤波器，用于累加所述除法器输出的第二数字信号，输出数控 信号，所述数字环路滤波器的传输函数为"(z—0+P , a、 p为控制参数；
1
数控振荡器，用于根据所述数字环路滤波器输出的数控信号产生合成时 钟信号，所述数控振荡器的传输函数为lL。
可选的，所述锁相环电路还包括自由环振，用于提供多相位时钟信号， 所述合成时钟信号的周期等于数控信号与多相位时钟信号中相邻的相位时钟 信号的有效边沿的时间间隔的乘积。
可选的，所述时间检测器包括
逻辑单元，用于根据参考时钟信号和所述数控振荡器反馈的合成时钟信 号生成第一信号；以所获取的分频数作为循环计数最大值，对所述合成时钟 信号的周期数进行计数；在参考时钟信号的有效边沿计算当前已计数周期数 相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间 的第三数字信号，所述第三数字信号等于所述数字环路滤波器输出的数控信号与剩余未计数值的乘积；
所述时间数字转换器用于在所述自由环振提供的多相位时钟信号下分别 将所述逻辑单元输出的第 一信号的瞬态值形成离散信号；当有离散信号分别 表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信 号之间的距离以第四数字信号输出；
加法器，用于将所述逻辑单元输出的第三数字信号以及所述时间数字转 换器输出的第四数字信号进行加法运算，输出第一数字信号。
可选的，所述数字环路滤波器包括第一乘法器、第二乘法器，第三加 法器、第四加法器和传输函数为z"的延时单元，所述第一乘法器的乘法因子 为控制参数a,所述第二乘法器的乘法因子为控制参数p,其中，所述第二数 字信号经过所述第一乘法器得到所述第三加法器的一个输入，所述第二数字 信号经过所述第二乘法器得到所述第四加法器的一个输入，所述第四加法器 的输出为所述第三加法器的另一个输入，所述第四加法器的输出经所述延时 单元后得到所述第四加法器的另一个输入，所述第三加法器的输出为所述数 控信号。
可选的，所述数控振荡器包括
第一加法器和第二加法器，分别用于对所接收的数控信号进行累加获得 相应选4奪地址；
第一锁存器、第二锁存器，用于对所述第一加法器输出的选择地址采样 寄存，采样时钟为输出的合成时钟信号的反相信号；
第三锁存器、第四锁存器，用于对所述第二加法器输出的选择地址采样 寄存，采样时钟分别为输出的合成时钟信号的反相信号和合成时钟信号；
第 一时钟选择单元和第二时钟选择单元，分别用于根据所述第二锁存器 和第四锁存器输出的选择地址，从所接收的相位时钟信号中选择相应相位时钟信号输出；
第一圈选择单元和第二圈选择单元，分别用于对所述第一时钟选择单元 和第二时钟选择单元输出的相位时钟信号的有效脉冲进行计数，将计数结果
与所接收的数控信号比较，并根据比较结果和所接收的数控信号产生用于选
择相位时钟信号有效边沿的选择信号；
第五锁存器和第六锁存器，分別用于根据所述第 一圏选择单元和第二圈 选择单元输出的选择信号，在所述第 一时间选择单元和第二时间选择单元输
出的相位时钟信号的相应有效边沿输出所述相位时钟信号；
第三时钟选择单元，用于根据选择端上的合成时钟信号选择第五锁存器 或第六锁存器输出的相位时钟信号；
输出信号单元，用于在所述第三时钟选择单元输出的相位时钟信号有效 时，输出合成时钟信号。
相比现有技术的基于相位域的锁相环架构，上述技术方案的时间检测器 在时间域上将参考时钟信号的周期累加值减去反馈时钟信号的周期累加值 (即合成时钟信号的周期累加值乘以分频数)，得到的输出信号是用于表示时 间的数字信号；并且通过设定数字环路滤波器和数控振荡器的传输函数来构 建整个环路的传输函数，因此，上述锁相环电路是基于时间域的架构，仅需
设定数字环路滤波器的控制参数，就可以得到不受分频数、输入频率、输出 频率和工艺变化影响的环路阻尼因子，以及与输入频率成正比的自然谐振频 率。基于上述架构设计的全数字锁相环电路无需额外增加将时间信号转变为 相位信号的乘法器、用于微小误差调整的直接调整单元和用于调整数控振荡 器的线性度的数控振荡器增益调整单元，因而电路结构简单，功耗也较小， 面积较小，并且是一个较稳定的系统。
为解决上述问题，本发明实施方式还提供一种锁相环电路，包括时间检测器，用于输出第一数字信号，所述第一数字信号在时间域上用
于表示参考时钟信号的周期累加值与合成时钟信号的周期累加值的差；
数字环路滤波器，用于累加所述时间检测器输出的第一数字信号，输出
数控信号，所述数字环路滤波器的传输函数为"(Z-， a、 p为控制参数；
Z —1
数控振荡器，用于根据所述数字环路滤波器输出的数控信号产生所述合 成时钟信号，所述数控振荡器的传输函数为^^。
l-z-1
相比现有技术的基于相位域的锁相环架构，上述技术方案的时间检测器 在时间域上将参考时钟信号的周期累加值减去合成时钟信号的周期累加值，
得到的输出信号是用于表示时间的数字信号；并且通过设定数字环路滤波器 和数控振荡器的传输函数来构建整个环路的传输函数，因此，上述锁相环电 路是基于时间域的架构，仅需设定数字环路滤波器的控制参数，就可以得到 不受分频数、输入频率、输出频率和工艺变化影响的环路阻尼因子，以及与 输入频率成正比的自然谐振频率。基于上述架构设计的全数字锁相环电路无 需额外增加将时间信号转变为相位信号的乘法器、用于微小误差调整的直接 调整单元和用于调整数控振荡器的线性度的数控振荡器增益调整单元，因而 电路结构简单，功耗也较小，面积较小，并且是一个较稳定的系统。


图1是现有的一种全数字锁相环电路的结构示意图2是本发明实施方式的锁相环电路的基本结构示意图3是本发明实施例的锁相环电路的结构示意图4是本发明实施例的锁相环电路的参考时钟信号、合成时钟信号、第 一信号、第三数字信号和第四数字信号的时序关系图5是图3所示的时间数字转换器的一个实施例的结构示意图；图6是图5所示的脉冲单元的实施例的结构示意图7是图5所示的开始信号单元的实施例的结构示意图8是图5所示的结束信号单元的实施例的结构示意图9是图5所示的第一编码单元的编码器的实施例的结构示意图10是图3所示的时间数字转换器的另一个实施例的结构示意图11是图IO所示的组合单元的实施例的结构示意图12是图3所示的数字环路滤波器的实施例的结构示意图13是图3所示的数控振荡器的实施例的结构示意图14是图13所示的第一圈选择单元的一个实施例的结构示意图15是图14所示的第一计数单元的实施例的结构示意图16是图14所示的第一比较单元的实施例的结构示意图17是图13所示的第一圏选择单元的另一个实施例的结构示意图。
具体实施例方式
本发明实施方式通过在时间域(Time Domain)构建锁相环电路的传输函数，以得到稳定的系统。
图2是本发明实施方式的锁相环电路的基本结构图，图中所示的锁相环电路可以全部由数字电路来实现，因此又可以称为全数字锁相环电路。图2所示的锁相环电路包括时间检测器P1、除法器P2、数字环路滤波器P3和数控振荡器P4。
时间检测器P1，用于输出第一数字信号，所述第一数字信号在时间域上用于表示参考时钟信号的周期累加值与反馈时钟信号的周期累加值的差，所述反馈时钟信号的周期累加值在时间域上表示为合成时钟信号的周期累加值与分频数的乘积；
除法器P2，用于将所述时间检测器P1输出的第 一数字信号除以分频数N，输出第二数字信号；数字环路滤波器P3，用于累加所述除法器P2输出的第二数字信号，输出
数控信号，所述数字环路滤波器P3的传输函数为^i^， a、 p为控制参
z-1
数；
数控振荡器P4，用于根据所述数字环路滤波器P3输出的控制信号产生合
成时钟信号，所述数控振荡器P4的传输函数为z i 。
1-,1
其中，所述合成时钟信号的周期等于数控信号与多相位时钟信号中相邻的相位时钟信号的有效边沿的时间间隔的乘积，所述多相位时钟信号由自由环振提供。
在具体实现上，图2所示的时间检测器Pl是用于检测参考时钟信号和反馈时钟信号的有效边沿(上升沿或下降沿)，例如将参考时钟信号的上升沿与反馈时钟信号的上升沿相比较，或者，将参考时钟信号的下降沿与反馈时钟信号的下降沿相比较，以数字信号的形式(即第一数字信号)输出两者的时间差。时间检测器P1的功能在时域上表现为参考时钟信号不停地累加它的周期，然后与反馈时钟信号累加的周期相减，而相位域中的分频器的作用对应地在时域上表现为把合成时钟信号的周期累加值乘以分频数N得到反馈时钟信号的周期累加值。
参考时钟信号的周期累加值可以根据参考时钟信号的有效边沿来累加参考时钟信号的周期时间，例如，参考时钟信号的周期为5ns，累加器在接收到一个参考时钟信号的上跳沿时就将周期累加值加5ns。同样地，合成时钟信号的周期累加值可以根据合成时钟信号的有效边沿来累加合成时钟信号的周期时间。
另外，在分频数N为1时，时间检测器P1输出的第一数字信号直接输入至数字环路滤波器P3 (即可以省略除法器P2 ),数控振荡器P4输出的合成时钟信号直接作为反馈时钟信号输入至时间检测器P1 。
通常，通过构建系统的传输函数，可以对系统进行分析并判断系统的稳定性。本发明实施方式的锁相环电路的数字环路滤波器的传输函数为
"(z-l)+P,数控振荡器的传输函数为工L，那么该锁相环电路的开环(断
z-1 1-z-1
开反馈路径)传输函数为//op^2(z)二"(z")+P,闭环传输函数为
(z-l)2
欣/—) = = "(z—他~ ( 1 )
在s很小的情况下，有如下近似Z二Z"sl + 了，其中，5为拉普
拉斯变换域的变量，z为z变换域的变量，fk为参考时钟信号的频率，将其代入公式(1 )得到
说/—) = ~"(Z-1)+"^ = < 厶2 ( 2 )
在二阶闭环控制理论中，锁相环的闭环传输函数可以用下述公式(3)表示说/—)=，"由"2， (3)
、7 2+， e , 2其中，《为环路的阻尼因子，COn为自然谐振频率，比较公式(2)、 (3)可以得
到2《》 二a/p， w2=/ /p2,即
，W " 广〃i
^=V^. A (5)
17环路的阻尼因子《和自然谐振频率COn是用于判断锁相环电路的系统是否稳定的两个重要参数，从公式(4)可以看到，环路的阻尼因子g仅由数字环路滤波器的控制参数决定，而与锁相环的输入信号的频率、输出信号的频率、
分频数和工艺变化等都无关；从公式(5 )可以看到，自然谐振频率con与输入的参考时钟信号的频率成正比。因此，图2所示的基于时间域的锁相环电路具有高性能、低抖动的特性，不易受工艺、电压和温度(PVT)变化的影响。
在图2所示的基于时间域的锁相环电路及其传输函数的基础上，可以采用不同的数字电路来实现。下面结合附图和一个具体的电路对图2所示的锁相环电路的具体实现作进一步分析说明。请参考图3，本实施例的锁相环电路包括自由环振l、时间数字转换器2、逻辑单元3、加法器4、除法器5、数字环路滤波器6和数控振荡器7，其中，图2的时间检测器P1的功能通过时间数字转换器2、逻辑单元3和加法器4来实现。
逻辑单元3,用于根据参考时钟信号和数控振荡器7反馈的合成时钟信号生成第一信号；以所获取的分频数N作为循环计数最大值，对所述合成时钟信号的周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，并根据数字环路滤波器6输出的代表周期时间的数控信号输出代表剩余未计数值对应时间的第三数字信号；
所述时间数字转换器2用于在自由环振1提供的多相位时钟信号下分别将所述逻辑单元3输出的第一信号的瞬态值形成离散信号，当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第四数字信号向所述加法器4输出；
所述加法器4用于将所述逻辑单元3输出的第三数字信号以及所述时间数字转换器2输出的第四数字信号进行加法运算，输出第一数字信号；所述除法器5用于根据分频数N对所述加法器4输出的加法运算结果进行除法运算，输出第二数字信号；
所述数字环路滤波器6用于对除法器5输出的第二数字信号进行累加，输出代表所述周期时间的数控信号传输给所述数控振荡器7,并反馈至所述逻辑单元3;
所述数控振荡器7用于根据所获取的数控信号从自由环振1提供的多相位时钟信号中选择相位时钟信号及相应有效边沿，以输出合成时钟信号并反馈至所述逻辑单元3。
参照图3所示，所述逻辑单元3的功能包括两方面1)所述逻辑单元3在接收的参考时钟信号达到有效边沿时，开始输出第一信号的有效开始边沿，并且在此之后，在接收的所述数控振荡器7输出的合成时钟信号达到有效边沿时，输出第一信号的有效结束边沿，从而完成第一信号的输出。例如，参照图4所示，在参考时钟信号到来之前，所述逻辑单元3所接收的合成时钟信号已经过多个上跳沿，在所接收到的参考时钟信号达到上跳沿时，所述逻辑单元3就输出第一信号的上跳沿，而在接收的合成时钟信号达到下一个上跳沿时，就输出第一信号的下跳沿，从而完成输出第一信号。
2 )根据所获得的分频数N对所接收的数控振荡器7反馈的合成时钟信号的有效时钟边沿进行以分频数N为最大值的计数。并且在接收到的参考时钟信号达到有效边沿时，计算所述最大计数值与当前所计得的合成时钟信号的有效边沿数的差，并以数字信号的形式输出。例如，分频数N为IO,则所述逻辑单元3在每接收到一个所述合成时钟信号的有效时钟边沿时就计1，直到计数达到10,然后重新从1开始计数到10。即进行1 - 10的循环计数。然后在接收的参考时钟信号达到有效边沿时，计算还剩余多少未计数的值，例如在所述逻辑单元3计数了 8个合成时钟信号的有效边沿之后接收到参考时钟信号的有效边沿，则还有2个剩余的未计数值，则输出值为2个周期对应的
数字信号，根据所述数字环路滤波器6反馈的代表周期时间的数控信号，如果反馈的周期时间为20,那么输出的第三数字信号为40, 二进制表示为101000。
其实所述逻辑单元3的作用就是对所接收的合成时钟信号和参考时钟信号进行相位比较，输出的第一信号代表合成时钟信号和参考时钟信号的有效边沿的时间差，所述第 一信号其实反映了所述参考时钟信号的上跳沿和下一个合成时钟信号的上跳沿之间的时间差，通过所述时间数字转换器2就能将这个时间差以数字信号的形式表示出来。
所述时间数字转换器2是基于自由环振1的，即所述时间数字转换器2通过自由环振1提供的具有多个相位时钟的信号(多相位时钟信号)来计算所述逻辑单元3发送的第一信号的有效电平时间。所述自由环振1向所述时间数字转换器2提供多个具有不同相位的时钟信号，例如向所述时间数字转换器2提供一组具有固定时间间隔的相位时钟信号，即每一个相位时钟信号与相邻的相位时钟信号的有效边沿的延时时间(相位延迟)都相同，例如第二个相位时钟信号比第一个相位时钟信号延迟50ps,第三个相位时钟信号比第二个相位时钟信号延迟50ps 以此类推。所述时间数字转换器2在所述自由环振1提供的每一个相位时钟信号的上跳沿采样所述的第一信号。
下面通过一个具体实施例的时间数字转换器的结构来对所述时间数字转换器2的功能作进一步说明，参照图5所示，所述时间数字转换器包括
至少四个触发器21a、 21b、 21c、 21d,用于在对应的相位时钟信号达到有效边沿时，将获得的第一信号的瞬态值作为离散信号输出，其中所述各个触发器对应的相位时钟信号相应的有效边沿依次延迟；
至少两个开始信号单元22、 22'，用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的相位时钟信号相应的有效边
沿依次延迟，并且中间 一个离散信号与所述开始信号单元对应；
至少两个脉冲单元23、 23'，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的相位时钟信号达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的相位时钟信号相应的有效边沿依次延迟；
至少两个结束信号单元24、 24'，用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的相位时钟信号相应的有效边沿依次延迟，并且中间 一个离散信号与所述结束信号单元对应；
计数单元25，用于对所获得的脉冲信号计数，得到输出信号高位；
第一编码单元26，用于根据所获得的有效开始信号得到输出所述有效开始信号的开始信号单元地址；
第二编码单元27,用于根据所获得的有效结束信号得到输出所述有效结束信号的结束信号单元地址；
减法单元28，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离，得到输出信号低位。
如上所述，所述时间数字转换器通过触发器在相位时钟信号下获得第一信号的瞬态值形成离散信号。若有多个触发器，并且控制每个触发器的相位时钟信号的相位都不同的话，那么所述多个触发器在各自对应的相位时钟信号下接收到的第 一信号的瞬态值就不同，因而输出的离散信号也是不同的。继续参照图5所示，所述触发器的数量与所述自由环振1提供的相位时钟信号的个数对应。例如，所述自由环振提供32个相位时钟信号，则所述触发器的数量也是32个，所述触发器为上升沿D触发器，所述D触发器在对应的相位时钟信号的上升沿，输出此时所获得的第 一信号的瞬态值形成离散信号。下面为了叙述统一及方便，作以下设定触发器的数量为M,M = 1、2、3 ..32,第1至第M触发器从左至右依次对应第一个相位时钟信号、第二个相位时钟信号、第三个相位时钟信号第M个相位时钟。例如，在第一个相位时钟信号上升沿时，第一信号此时的瞬态值为低电平，则第一个触发器输出的离散信号是"0";而由于第二个相位时钟信号的上升沿相对于第一个相位时钟信号的上升沿有延迟，在第二个相位时钟信号的上升沿时，第一信号的瞬态值可能已经翻转为高电平了，则第二个触发器输出的离散信号就是"1"。
所述脉冲单元的数量与所述触发器的数量相同，也为32个。假设当前脉沖单元为第M个脉冲单元，第M个脉冲单元的三个输入对应地为第M个触发器的输出，第M-l个触发器的输出(第M个触发器左边相邻的触发器)，第M+l个触发器的输出(第M个触发器右边相邻的触发器)。0而第M-l个、第M个和第M+l个脉冲单元对应的相位时钟信号也分别为第M-l个相位时钟信号、第M个相位时钟信号和第M+l个相位时钟信号。
参照图6所示，所述脉冲单元包括用于将第M-l个触发器输出的离散信号取反的非门230，用于将经取反的离散信号、第M个触发器输出的离散信号、第M+l个触发器输出的离散信号进行与运算的与门232, T端与所述与门232的输出端相连、时钟端CLKB输入相位时钟信号的T触发器233，选择端s与所述T触发器233的输出端相连、根据T触发器233的输出将第一输入端inl或第二输入端in2上的信号输出的选择器235。所述第一输入端inl连接第M个相位时钟信号，第二输入端in2连接常数0单元234。所述脉冲单元还包括用于对T触发器233进行清0以使得T触发器233变成初始状态的或门231,所述或门231连接第M-l个触发器的输出以及第M个触发器的输出，当第M-l个和第M个触发器的输出为"0"时，对所述的T触发器233清0。
例如，当第M-l个触发器、第M个触发器和第M+l个触发器输出的信号为011时，第M-l个触发器的输出离散信号"0"经非门230取反后，变为"1"。第M个触发器的输出信号"1"和第M+l个触发器的输出信号"1"和经取反后的第M-l个触发器的信号经与门232的与运算后向T触发器233的T端输出"1"。所述T触发器233为下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为O时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为"0"。因此，当与门232向T触发器233的T端输出"1"时，在第M个相位时钟信号的下降沿，T触发器233将初始状态翻转并输出"1"。而选择器235的选择端s，当s为1的时候选择第一输入端inl的信号输出，当s为0的时候选择第二输入端in2的信号输出。由于T触发器233的输出为"1",连接T触发器233输出的选择器235的选择端s也为"1"。因此，当T触发器233在第M个相位时钟下降沿输出1,选择器235选择第一输入端inl上的第M个相位时钟信号输出，因为这时第M个相位时钟信号还处于下降沿"0"，所以选择器235的输出信号暂时还是"0"。而当第M个相位时钟信号上升沿到来的时候，选择器235就会输出一个高电平的脉冲信号"1"。当第M个相位时钟信号的下一个下降沿到来的时候，如果第M-l,第M个触发器的输出还是为高电平，则由于T触发器233的T端为"0"， T触发器233的输出保持不变，因此选择器235仍然选择第M个相位时钟信号输出，则在第M个相位时钟信号的上升沿到来时，选择器235继续输出高电平的脉冲信号。直到第M-1个、第M个触发器同时输出低电平时，才停止输出脉冲信号。这样如果第M个触发器连续输出m个高电平，则脉冲单元会输出m个高电平的脉冲信号。
根据上述的描述，只有当第M-1个、第M个以及第M+l个触发器的输出为011时，T触发器233才会输出高电平，选择器235才会有高电平的脉沖信号输出，而此时其他的脉冲单元的输出都是低电平。
所述开始信号单元与所述脉冲单元配套，数量也为32个，假设当前开始信号单元为第M个开始信号单元，第M个开始信号单元的三个输入对应地为第M个触发器的输出，第M-l个触发器的输出(第M个触发器左边相邻的触发器)，第M+l个触发器的输出(第M个触发器右边相邻的触发器)。其中，第1个开始信号单元对应的第M-l个触发器为最后1个触发器，最后1个开始信号单元对应的第M+l个触发器为第1个触发器。而第M-l个、第M个和第M+l个开始信号单元对应的相位时钟信号也分别为第M-l个相位时钟信号、第M个相位时钟信号和第M+l个相位时钟信号。
参照图7所示，开始信号单元包括用于将第M-l个触发器输出的离散信号取反的非门236，用于将经取反的信号、第M个触发器输出的离散信号、第M+l个触发器输出的离散信号进行与运算的与门237,T端与所述与门237的输出相连、时钟端CLKB输入相位时钟信号的T触发器238。例如，当所述三个触发器的输出信号为011时，第M-l个触发器的输出离散信号"0"经非门236取反后，变为"1"。第M个触发器的输出离散信号"1"和第M+l个触发器的输出离散信号"1"和经取反后的第M-l个触发器的信号经与门237的与运算后向T触发器238的T端输出'T，。所述T触发器为下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为O时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为"0"，所述T触发器的清0由连接清0信号CLR的清0端CLR控制(在下一次时间检测器工作之前，由清0端CLR控制对时间检测器清零)。因此，当与门237向T触发器238的T端输出"1"时，在第M个相位时钟信号的下降沿，T触发器238将初始状态翻转并输出'T，，即输出有效开始信号。所述结束信号单元与所述开始信号单元配套，数量也为32个，假设当前结束信号单元为第M个结束信号单元，第M个结束信号单元的三个输入对应地为第M个触发器的输出，第M-l个触发器的输出(第M个触发器左边相邻的触发器)，第M+l个触发器的输出(第M个触发器右边相邻的触发器)。其中，第1个结束信号单元对应的第M-l个触发器为最后1个触发器，最后1个结束信号单元对应的第M+l个触发器为第1个触发器。而第M-l个、第M个和第M+l个结束信号单元对应的相位时钟信号也分别为第M-l个相位时钟信号、第M个相位时钟信号和第M+l个相位时钟信号。
参照图8所示，结束信号单元包括用于将第M-l个触发器输出的离散信号取反的非门239，用于将经取反的信号、第M个触发器输出的信号、第M+l个触发器输出的信号进行或非运算的或非门239、 T端与所述或非门239'的输出端相连、时钟端CLKB输入相位时钟信号的T触发器239"。例如，当所述三个触发器的输出信号为100时，第N-1个触发器的输出信号"1"经非门239取反后，变为"0"。第M-l个触发器的输出信号"0"和第M+l个触发器的输出信号"0"和经取反后的第M-l个触发器的信号经或非门239'的或非运算后向T触发器239"的T端输出'T，。所述T触发器是下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为"0",所述T触发器的清0由连接清0信号CLR的清0端CLR控制(在下一次时间检测器工作之前，由清0端CLR控制对时间检测器清零)。因此，当或非门239'向T触发器239"的T端输出"1"时，在第M个相位时钟信号的下降沿，T触发器239"将初始状态翻转并输出"1"，即输出有效结束信号。
当对于具有较长高电平脉冲的第一信号进行处理时，对于同一个触发器，可能在对应的相位时钟信号达到上跳沿时，所接收的第一信号的瞬态值再次为"1"，这时候就需要计数单元来记录是第几次获得"1"。设定计数单元的功能为在第二次获得脉冲单元输出的高电平脉冲信号时输出"1",即计数单
元的计数结果为脉沖单元输出的高电平脉冲信号数减1。所述计数单元包括
对脉冲单元输出的脉冲信号进行或运算的或门、对所述或门的高电平输出进行计数的计数器以及将计数结果减1并输出的减法器。所述计数器的输出构成所述时间数字转换器的输出信号高位，代表在输出所述第 一信号的高电平脉冲的计算结果时应加入同一触发器两次输出"1"之间的间隔时间与同一触发器再次输出"r的次数的乘积。例如，计数单元输出"r,则代表同一触
发器再次输出'T，的次数为1，则所述第一信号的高电平脉冲的计算结果就应加入1倍的同一触发器两次输出"1"之间的间隔时间。本例中冲是供32个依次具有相位延迟的参考时钟信号，则所述同一触发器两次输出"1"之间的间隔时间，即指第l个相位时钟信号的上跳沿和第32个相位时钟的上跳沿之间的时间。
由以上分析可知，满足输出有效开始信号或有效结束信号条件的信号瞬态都只有一种，因此所述32个开始信号单元或结束信号单元都只有一个会输出有效信号。所述第一编码单元和第二编码单元就是为了获知哪个开始信号单元或结束信号单元输出了有效信号。所述第一编码单元和第二编码单元的结构相同。
下面以第一编码单元为例，所述第一编码单元26通过对所荻耳又的32个开始信号单元的输出信号编码来获得输出有效开始信号的是哪个开始信号单
元，假设按从左至右的顺序对第1至第32个开始信号单元编号为0~31,则可用5位2进制数来表示第1至第32个开始信号单元，并且以所述编号作为开始信号单元的地址。由于若是第1个开始信号单元输出开始信号，就是00000，无需额外编码，因此只需选耳又lxxxx, xlxxx， xxlxx， xxxlx， xxxxl所代表编号对应的开始信号单元的输出信号编码。选取所述开始信号单元的输出信号的方式详述如下假定5位2进制数 从左至右的数据位为第1数据位至第5数据位，以一个编码器连接编号为 lxxxx的开始信号单元的输出，lxxxx为第1数据位为1的5位2进制数，即 10000- 11111,分别代表的开始信号单元的编号为16~31;以一个编码器连 接编号为xlxxx的开始信号单元的输出，xlxxx为第2数据位为1的5位2进 制数，即01000 ~ 01111、 11000- 11111,分别代表的开始信号单元的编号为8~ 15、 24~31;以一个编码器连接编号为xxlxx的开始信号单元的输出，xxlxx 为第3数据位为1的5位2进制数，即00100 — 00111、 01100 — 01111、 10100 ~ 10111、 11100 ~ 11111,分别代表的开始信号单元的编号为4~7、 12~ 15、 20 ~ 23、 28~31;以一个编码器连接编号为xxxlx的开始信号单元的输出，xxxlx 为第4数据位为1的5位2进制数，即00010-00011、 00110-00111、 01010 —
oioii、 omo oini、 iooio~iooii、 ioiio~iom、 iioio~iioii、 mio~
11111，分别代表的开始信号单元的编号为2~3、 6~7、 10~11、 14~15、 18 ~ 19、 22~23、 26~27、 30~31;以一个编码器连接编号为xxxxl的开始信号 单元的输出，xxxxl为第5数据位为1的5位2进制数，即00001、 00011、 00101、 00111、 01001、 01011、 01101、 01111、 10001、 10011、 10101、 10111、 11001、 11011、 11101、 11111，分别代表的开始信号单元的编号为1、 3、 5、 7、 9、 11、 13、 15、 17、 19、 21、 23、 25、 27、 29、 31。
通过上述选取开始信号单元的输出信号的方式可知，当所述的32个开始 信号单元中有任何一个输出高电平的开始信号，连接所述开始信号单元输出 的编码器都能够通过所获得的开始信号来编码，从而得到输出开始信号的是 哪个开始信号单元。其中，最简单的编码方式就是将每一个编码器所获得的 16个开始信号单元的输出信号进行或运算，只要所述编码器连接的16个开始 信号单元中有任意一个输出高电平开始信号，所述编码器的输出就为高电平。 将lxxxx， xlxxx, xxlxx, xxxlx, xxxxl对应的编码器的输出顺序排列成5位2进制数，就能够表示输出高电平开始信号的开始信号单元的编号了 。
由于16位的或运算直接用或门实现延迟会非常长，本例中的编码器用或
非门和与非门实现16位信号的或运算。参照图9所示，所述编码器包括四级 电路，第一级电路用于接收开始信号单元输出的开始信号，包括2输入或非 门41 ~48，所述的8个或非门的输入分别与对应连接所述编码器的16个开始 信号单元的输出相连，例如，或非门41接收信号D1、 D2，或非门42接收输 出信号D3、 D4,以此类推；第二级电^各包括2输入与非门410-413,所述 与非门410-413分别用于接收第一级的或非门41~48的输出，例如，与非 门410 "l妻收或非门41和或非门42的输出，与非门411 4妄收或非门43和或非 门44的输出，以此类推；第三级电路包括2输入或非门414~415，所述或非 门414-415分别用于接收第二级的与非门410 ~ 413的输出，例如，或非门 414接收与非门410和与非门411的输出，或非门415接收与非门412和与非 门413的输出；第四级电路包括2输入与非门416,所述与非门416用于接收 或非门414和或非门415的^T出。
对所述编码器举例如下假定输出有效开始信号的为编号为8的开始信 号单元。如上所述的，与编号为8的开始信号单元的输出相连的编码器为上 述的连接编号为lxxxx的开始信号单元的编码器，继续参照图9所示，假定 编号为8的开始信号单元的输出信号输入至所述编码器的或非门41的Dl端， 则Dl端的信号为高电平，而所述编码器的其他输入端D2-D16由于连接的 开始信号单元的输出都为低电平，则第一级或非门中只有或非门41的输出为 0,其他或非门的输出都是l，第二级与非门中只有与非门410的输出为1， 其他与非门的输出都是O，第三级或非门414的输出为0,或非门415的输出 为1，第四级与非门416的输出为1。而其他连接编号为lxxxx, xxlxx, xxxlx， xxxxl的开始信号单元的编码器都未与编号为8的开始信号单元的输出相连， 因此所述四个编码器的输出都是O,则将lxxxx， xlxxx， xxlxx, xxxlx， xxxxl对应的编码单元的输出顺序排列成5位2进制数，就是01000,即输出有效开 始信号的开始信号单元地址(01000 = 8)。
所述减法单元28用于将第二编码单元27输出的结束信号单元地址和第 一编码单元26输出的开始信号单元地址相减，获得采样到第一信号上跳沿的 触发器和采样到第一信号下跳沿的触发器的距离。所述减法单元28的输出也 是5位2进制数，以所述减法单元28的输出作为所述时间数字转换器2的输 出信号低位。
若所述第一信号的高电平脉冲的时间小于第1个相位时钟信号的上跳沿 和第32个相位时钟信号的上跳沿之间的时间，则所述时间数字转换器2的高 位输出为00000，而低位输出就是所述减法单元28的输出。而若所述第一信 号的高电平脉冲的时间大于第1个相位时钟信号的上跳沿和第32个相位时钟 信号的上跳沿之间的时间，则所述时间数字转换器的高位输出为所述计数单 元25的输出，低位输出就是所述减法单元28的输出。例如，接收到第一信 号上跳沿的触发器和接收到第一信号下跳沿的触发器的距离为5，所述计数单 元的输出为2，则所述时间数字转换器2的输出高位为00010，低位为00101, 完整输出就是0001000101。将所述10位2进制输出信号转换为10进制数就 是2 x 32 + 5 = 69，按之前假定的相邻相位时钟信号的上跳沿的时间延迟是 50ps，那么所述第一信号的上跳沿和待测信号的下跳沿之间的时间，即第一信 号的高电平脉冲宽度为69 x 50 = 3450ps。因此，所述时间数据转换器2最后 输出的数字信号的值其实就是所述相邻相位时钟信号的上跳沿的时间延迟的 倍数。
参照图10所示，所述时间数字转换器第二种实施例包括至少四个触发 器100a、 100b、 100c、 100d;组合单元200、 200';计数单元500;第一编码 单元600;第二编码单元700和减法单元800，所述触发器100a、 100b、 100c、 100d，计数单元500,第一编码单元600,第二编码单元700和减法单元800
29与前述图5的触发器21a、 21b、 21c、 21d，计数单元25，第一编码单元26, 第二编码单元27和减法单元28完全相同，这里就不再——描述了。而所述 组合单元200的功能为前述的脉沖单元23,开始信号单元22和结束信号单元 24的功能总和，即所述组合单元200用于在所获得的连续三个离散信号表示 第一信号向有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出 有效开始信号；用于在对应的触发器输出的离散信号连续两次为同一有效值 时，在所对应的相位时钟信号达到有效边沿时输出脉沖信号；用于在所获得 的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟 信号达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考 时钟相应的有效边沿依次延迟。所述组合单元200'的功能与所述组合单元 200完全相同。
结合图6、图7、图8和图11所示，所述组合单元的电路其实就是将脉 冲单元、开始信号单元和结束信号单元中具有相同功能的部件合并为共用部 件，例如将脉冲单元中的非门230、开始信号单元中的非门236以及结束信号 单元中的非门239合并为共用的非门10',将脉冲单元中的与门232和开始信 号单元中的与门237合并为共用的与门12',其他部件均与对应单元中的部件 相同，例如或门ir与脉冲单元中的或门231相同，T触发器13'与脉冲单元 中的T触发器233相同，常数0单元14'与脉冲单元中的常数0单元234相同， 选择器15'与脉沖单元中的选择器235相同，T触发器W与开始信号单元中 的T触发器238相同，或非门17'与结束信号单元中的或非门239'相同，T 触发器18'与结束信号单元中的T触发器239"相同。关于其中各个部件的功 能描述请参照上述第一种实施方式中对脉冲单元、开始信号单元和结束信号 单元的描述，这里就不再赘述了。
从上述对时间数字转换器的描述可以看到，所述时间数字转换器2输出 的数字信号所代表的数值其实就是所述自由环振1提供的多相位时钟信号的间隔时间的倍数，例如输出信号为00010, 00101,即2 x 32 + 5 = 69，就是所 述的多相位时钟信号的间隔时间的倍数，则若选取上述时间间隔为50ps的话， 则输出信号代表的第一信号的脉宽就是6^50ps: 3450ps。因此，所述时间数 字转换器2的输出的第四数字信号就可以认为是以自由环振所提供的多相位 时钟的间隔时间为基础的输出信号。
继续参照图4所示，所述时间数字转换器2根据所述逻辑单元3传输的 第一信号，在自由环振提供的多相位时钟信号下采样第一信号所获得的第四 数字信号就是A，而逻辑单元3的输出的第三数字信号就是B。经过加法器4 的加法运算，那么实际的合成的第一数字信号表示就是A+B。
继续参照图3所示，在加法器4获得第一数字信号之后，除法器5会根 据所接收的分频数N对加法器4输出的第一数字信号进行除法运算，得到第 二数字信号，也就是说第二数字信号等于第一数字信号除以N。
而所述数字环路滤波器6则是对于除法器5输出的第二数字信号进行累 加的处理，并滤除第二数字信号中的高频分量，得到数控信号。
请参考图12，所述数字环路滤波器6包括乘法因子为控制参数a的第 一乘法器6a、乘法因子为控制参数p的第二乘法器6b，第三加法器6c、第四 加法器6d和传输函数为z"的延时单元6e (例如，D触发器DFF )。
第二数字信号经过第一乘法器6a得到第三加法器6c的一个输入，第二数 字信号经过第二乘法器6b得到第四加法器6d的一个输入，第四加法器6d的 输出为第三加法器6c的另一个输入，第四加法器6d的输出经延时单元6e后 反^t赍至第四加法器6d (即得到第四加法器6d的另一个输入)，第三加法器6c 的输出为数字环路滤波器6输出的数控信号。
继续参照图3所示，所述数控振荡器7则根据数字环路滤波器6输出的 数控信号从所述自由环振1提供的多相位时钟信号中选择对应的相位时钟信号和对应的时钟上跳沿输出。参照图13所示，所述数控振荡器包括相位时 钟选择单元(未标识)，第一圏选择单元75和第二圈选择单元75'、第五锁存 器76和第六锁存器76'、第三时钟选^^单元77、输出信号单元78、反相器 79和反相器79'。所述相位时钟选择单元用于对所接收的数控信号进行累加 获得选择地址，并从所接收的多相位时钟信号中选择对应的相位时钟信号输 出，包括
第一加法器71和第二加法器71'，分别用于对所接收的数控信号<31:0〉、 <32:28>进4亍累加获得相应选4奪地址；
第一锁存器72、第二锁存器73,用于对第一加法器71输出的选择地址 采样寄存，采样时钟为输出的合成时钟信号CLK1的反相信号CLK2;
第三锁存器72'、第四锁存器73'，用于对第二加法器7r输出的选择地 址采样寄存，采样时钟分别为输出的合成时钟信号CLK1的反相信号CLK2 和合成时钟4言号CLK1;
第一时钟选择单元74和第二时钟选择单元74',分别用于根据第二锁存 器73和第四锁存器73'输出的选择地址，从所接收的相位时钟信号<31:0>中 选4奪相应相位时钟信号输出。
所述第一圈选择单元75和第二圈选择单元75',分别用于对第一时钟选 择单元74和第二时钟选择单元74'输出的相位时钟信号的有效脉冲进行计数， 将计数结果与所接收的数控信号<35:33>比较，并根据比较结果和所接收的数 控信号<32>产生用于选择相位时钟信号有效边沿的选择信号。
所述第五锁存器76和第六锁存器76'，分别用于根据第一圏选择单元75 和第二圏选择单元75'输出的选择信号，在所接收的第一时间选择单元74和 第二时间选4奪单元74'输出的相位时钟信号的相应有效边沿输出所述相位时 钟信号。所述第三时钟选择单元77，用于根据选择端上的合成时钟信号CLK1选 择第五锁存器76或第六锁存器76'输出的相位时钟信号。
所述输出信号单元78，用于在第三时钟选择单元77输出的相位时钟信号 有效时，输出合成时钟信号CLK1。
所述反相器79用于对所述输出信号单元78输出的合成时钟信号相位取 反获得合成时钟信号的反相信号CLK2，所述反相器79'用于将所述输出信 号单元78输出的合成时钟信号取反并反馈至所述输出信号单元78的输入。
数控信号<35:0>由数字环路滤波器6输出，其中，数控信号<31:0>作为第 一加法器71的输入，数控信号<32:28>作为第二加法器71'的输入，数控信号 <35:32>作为圈选择单元75、 75'的输入。
参照图14所示，所述第 一 圈选择单元75的一种实施例包括
第一计数单元502,用于对接收的相位时钟信号的有效脉冲进行计数，并 将计数结果发送给第一比较单元503,其中，在清零信号有效时计数结果为0;
第一比较单元503,用于将第一计数单元502发送的计数结果与所接收的 数控信号'<35:32>比较，向第一选择单元504输出第一比较结果；
第二计数单元502',用于对接收的相位时钟信号的反相信号的有效脉沖 进行计数，并将计数结果发送给第二比较单元503、其中，在清零信号有效 时计数结果为0;
第二比较单元503',用于将第二计数单元502'发送的计数结果与所接收 的扩展控制信号<35:32>比较，向选择单元504输出第二比较结果；
选择单元504,用于根据所接收的数控信号<32>，将第一比较结果或第二 比较结果作为用于选4奪相位时钟信号有效边沿的选择信号输出。
所述第二圈选择单元75'同样包括第一计数单元、第一比较单元、第二计数单元、第二比较单元以及选择单元，其结构与所述第一圏选择单元75的相
应单元完全相同，所不同的只是所述第一圈选择单元75的清零信号为合成时 钟信号CLK1，所述第二圈选择单元75'的清零信号为合成时钟信号CLK1的 反相信号CLK2，这里就不再赘述了。
参照图15所示，所述第一计数单元502包括第一D触发器505、第二 D触发器506和第三D触发器507。设定所述D触发器在清零信号为低电平 时对D触发器清零，即将D触发器的Q端输出置为"0",在清零信号为高电 平时正常计数。第一D触发器505、第二D触发器506和第三D触发器507 的输出DO、 Dl、 D2构成计数结果，其中计数结果D2为高位，DO是最低位, 因此输出是D2、 Dl、 DO。所述D触发器的原理为在时钟为高电平时，Q 端输出D端信号，在时钟为低电平时，Q端保持状态不变。各级D触发器的 初始状态假设D端为"1"。
由于在清零信号为低电平时，D触发器的Q端输出被置"0",所述计数 单元的计数结果就是"000"，因此下面仅对清零信号为高电平时的工作原理 过程说明如下假定D触发器是上升沿触发的D触发器，当D触发器的CLK 端信号的第1个上升沿到来时，D触发器505由初始状态翻转，即D触发器 505在CLK端信号的第1个上升沿由Q端输出"1",而！Q端为"0", D端 由于与!Q端相连，也变为"0"。在CLK端信号的第2个上升沿时，D触发器 505的Q端就会输出"0"， ！Q端为"1",而D端也变为"1"。在CLK信号 的第3个上升沿时，D触发器505的Q端就会输出"1", !Q端为"0"，而D 端也变为"0"。在CLK信号的第4个上升沿时，D触发器505的Q端就会输 出"0"， ！Q端为"1"，而D端也变为"1"。
D触发器506的CLK端4妄收D触发器505的!Q端输出，当D触发器505 的!Q端第一次为"1"时，即在CLK端信号的第2个上升沿，D触发器506 由初始4犬态翻4争，由Q端车lr出"1"，而！Q端为"0", D端也变为"0",而当D触发器505的!Q端的输出第二次为"1"，即在CLK端信号的第4个上升沿 时，D触发器506的Q端就会输出"0", !Q端为"1"。
D触发器507的CLK端接收D触发器506的!Q端输出，当D触发器506 的!Q端为"1"时，即在CLK端信号的第4个上升沿，D触发器507由初始 状态翻转，由Q端输出"1"，而!Q端为"0"， D端也变为"0"，而当D触发 器506的!Q端的输出再次为"1"，即在CLK端信号的第12个上升沿时，D 触发器506的Q端就会输出"0", !Q端为"1"。
根据上述描述，在CLK端信号的第1个上升沿，计数单元的计数结果 D2、 Dl、 DO为"001"，第2个上升沿，计数单元的计数结果为"010"。
并且，所述计数单元的D触发器数目并非局限于3个，可以根据所需输 出信号的频率要求来进行配置。
所述第二计数单元502'同样包括第一D触发器、第二D触发器和第 三D触发器，其结构与所述第一计数单元502的相应单元完全相同，这里就 不再赘述了。
参照图16所示，所述第一比较单元503包括第一异或门510以及连接 第一异或门510的非门51(T ，第二异或门509以及连接第二异或门509的非 门509'，第三异或门508以及连接第三异或门508的非门508'，以及接收非 门51(y、 509'和508'的输出的与门511。
所述第二比较单元503'的内部结构与所述第一比较单元503完全相同， 这里就不再赘述了 。当第一比较单元503或第二比较单元503'接收的计数结 果与数控信号<35:33>完全一致，则输出"1",否则就输出"0"。
所述选择单元504则根据所接收的数控信号<32>选4奪相应的比较单元的 输出作为边沿选择信号输出，例如数控信号<32>为"0",则选择第二比较单 元503'的输出作为有效边沿的选择信号，数控信号<32>为"1"，则选4奪第一比较单元503的输出作为有效边沿的选择信号。
参照图17所示，所述第一圈选择单元75的另一种实施例包括
组合计数单元502",用于对接收的相位时钟信号的有效脉冲进行计数获 得第一计数结果并发送给组合比较单元503"，用于对与所接收的相位时钟信 号的反相信号的有效脉冲进行计数获得第二计数结果并发送给组合比较单元 503";
组合比较单元503"，用于将所接收的第一计数结果与所接收的数控信号 <35:33>比较，向选择单元504"输出第一比较结果，用于将所接收的第二计数 结果与所接收的数控信号<35:33>比较，向选择单元504"输出第二比较结果；
选择单元504"，用于根据所接收的数控信号<32>，将第一比较结果或第 二比较结果作为相位时钟有效边沿的选择信号输出。
所述组合计数单元502"是上述第一计数单元502和第二计数单元502'的 功能之和。所述组合比较单元503"是上述第一比较单元503和第二比较单元 503'的功能之和。所述选^^单元504"的功能与上述选"t奪单元504完全相同。 因此，可参照上述相应单元的具体说明。
所述第二圈选择单元75'同样包括组合计数单元、组合比较单元以及选择 单元，其结构与所述第一圏选择单元75的相应单元完全相同，所不同的只是 清零信号，这里就不在赘述了。
下面结合图13、图14、图15、图16对上述的圏选择单元举例以使得说 明更加清楚。
假定数控振荡器要选取多相位时钟信号<31:0>的第16个相位时钟信号以 及第16个相位时钟信号的第3个上跳沿来产生合成时钟信号。由于若不选4奪 相位时钟信号的上跳沿，都是从第1个上跳沿釆样的，因此所要增加的上跳 沿的数目就是2，即OIO,则对应的数控信号<35:33> = 010，而数控信号<32〉=0，假定时钟信号CLK1和CLK2的初始状态分别为"0"和"1"。
由CLK2初始为1,则首先运行的是第二圏选择单元75'。设定当选择 控制信号为"0"时，选取第二比较单元503'的比较结果输出，则只需考虑第 二计数单元502'和第二比较单元503'的工作过程即可。继续结合图13、图 14和图15所示，CLK2作为第二计数单元502'的清零信号，此时由于CLK2 为"1"，所述第二计数单元502'不清零，则结合上述对计数单元的描述，由 于第二计数单元502'是对与相位时钟信号相反的信号的有效脉冲计数，因而 是下跳沿触发，在输入的相位时钟信号的第1个下跳沿，所述第二计数单元 502'的计数结果为"001"。所述第二比较单元503'将数控信号<35:33>与"001" 按位比较，显然第二比较单元503'的比较结果为"0"，则第六锁存器76' (D 锁存器)不翻转，输出信号单元78(D触发器)也未获得触发信号，因此CLK2 的状态不变。
继续根据上述描述，在相位时钟信号的第2个下跳沿，第二计数单元502' 的计数结果为"010",所述第二比较单元503'将数控信号<35:33>与"010" 按位比较，显然比较结果为"1"，则第六锁存器76' (D锁存器)翻转，在相 位时钟信号的第3个上跳沿输出相位时钟信号的高电平。而第三选择单元77 在CLK1为"0"时选择第六锁存器76'的输出，则第三选择单元77在第六锁 存器76'输出高电平时，将高电平传输至输出信号单元78,输出信号单元78 在获得高电平的触发信号后，就将D端值从Q端输出，由于D端信号由CLK1 经由反相器79'提供，因此初始D端的值为"1"，则此时Q端的CLK1的值 就变为"1"，即CLK1在相位时钟信号的第3个上跳沿由"0"变为"1"。而 CLK2与CLK1相位相反，则由"1"变为"0"。则第二圏选择单元75'清零， 第六锁存器76'不翻转。
接下来的时钟周期，运行的就是由CLK1作为清零信号的第一圈选择单 元75。所述第一圈选择单元75也将按照与上述的第二圈选择单元75'完全相同的操作过程，来输出相应的选择相位时钟信号的有效边沿的选择信号，因 此第一圈选择单元75的操作过程可参照上述说明，此处就不再赘述了 。
根据上述说明可得，通过清零信号CLK1和CLK2状态的变化，第一圈 选择单元75和第二圈选择单元75'就交替运行，就能向输出信号单元78交 替提供所选相位时钟的各个需求上跳沿的选择信号。
所述数控振荡器7的功能其实可以用下述公式概括
7^fe=CWxA，其中Tcyde为所述数控振荡器输出的合成时钟信号的周
期，CN是输入所述数控振荡器7的数控信号，A为所述自由环振提供的各个 相邻相位时钟信号的时间间隔。由上述根据数控信号<35:33>选择第3个上跳 沿来产生输出信号的例子，最终输出的合成时钟信号的周期其实就是2倍的 时钟间隔。因此，所述数控振荡器输出的合成时钟信号也可以认为是以自由 环振所提供的多相位时钟的间隔时间为基础的输出信号。并且，由所述公式 可以得到，所述数控振荡器的合成时钟信号的周期也是线性变化的，因此无 需再额外增加调节数控振荡器增益的功能单元，功耗也减小。
锁相环电路中的时间数字转换器根据自由环振提供的多相位时钟信号， 在各个相位时钟信号下分别获取所接收信号的瞬态值来形成离散信号，并通 过计算离散信号的距离来获得所述信号的有效电平时间并转换为数字信号。
而所述锁相环电路的数控振荡器也是根据数控信号从自由环振提供的多相位 时钟中选取相位时钟及相应有效边沿来合成输出时钟。
通过关于时间数字转换器和数控振荡器的举例说明，所述时间数字转换 器和数控振荡器都可以认为是以自由环振所提供的多相位时钟信号的间隔时 间为基础的输出信号，因此其增益也较稳定。对于整个锁相环电路来说，就 无需再额外增加调节增益的功能单元。
综上所述，本发明实施方式的锁相环电路中，时间检测器在时间域上将参考时钟信号的周期累加值减去反馈时钟信号的周期累加值(即合成时钟信
号的周期累加值乘以分频数)，得到的输出信号是用于表示时间的数字信号；
并且通过设定数字环路滤波器和数控振荡器的传输函数来构建整个环路的传 输函数，因此，上述锁相环电路是基于时间域分析的架构，仅需设定数字环 路滤波器的控制参数，就可以得到不受分频数、输入频率、输出频率和工艺 变化影响的环路阻尼因子，以及与输入频率成正比的自然谐振频率。基于上 述架构设计的全数字锁相环电路无需额外增加将时间信号转变为相位信号的 乘法器、用于微小误差调整的直接调整单元和用于调整数控振荡器的线性度 的数控振荡器增益调整单元，因而电路结构简单，功耗也较小，面积较小， 并且是一个较稳定的系统。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种锁相环电路，其特征在于，包括时间检测器，用于输出第一数字信号，所述第一数字信号在时间域上用于表示参考时钟信号的周期累加值与反馈时钟信号的周期累加值的差，所述反馈时钟信号的周期累加值在时间域上表示为合成时钟信号的周期累加值与分频数的乘积；除法器，用于将所述时间检测器输出的第一数字信号除以分频数，输出第二数字信号；数字环路滤波器，用于累加所述除法器输出的第二数字信号，输出数控信号，所述数字环路滤波器的传输函数为 id="icf0001" file="A2008101136900002C1.tif" wi="22" he="11" top= "103" left = "109" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>α、ρ为控制参数；数控振荡器，用于根据所述数字环路滤波器输出的数控信号产生合成时钟信号，所述数控振荡器的传输函数为 id="icf0002" file="A2008101136900002C2.tif" wi="14" he="12" top= "128" left = "104" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>
2. 如权利要求1所述的锁相环电路，其特征在于，还包括自由环振，用于提供多相位时钟信号，所述合成时钟信号的周期等于数控信号与多相位时钟信号中相邻的相位时钟信号的有效边沿的时间间隔的乘积。
3. 如权利要求2所述的锁相环电路，其特征在于，所述时间检测器包括逻辑单元，用于根据参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以所获取的分频数作为循环计数最大值，对所述合成时钟信号的周期数进行计数；在参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第三数字信号，所述第三数字信号等于所述数字环路滤波器输出的数控信号与剩余未计lt值的乘积；时间数字转换器，用于在所述自由环振提供的多相位时钟信号下分别将所述逻辑单元输出的第 一信号的瞬态值形成离散信号；当有离散信号分別表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第四数字信号输出；加法器，用于将所述逻辑单元输出的第三数字信号以及所述时间数字转换器输出的第四数字信号进行加法运算，输出第一数字信号。
4. 如权利要求3所述的锁相环电路，其特征在于，所述时间数字转换器包括至少四个触发器，用于在对应的相位时钟信号达到有效边沿时，输出所获得的第一信号的瞬态值形成离散信号，其中所述各个触发器对应的相位时钟相应的有效边沿依次延迟；至少两个开始信号单元，用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述开始信号单元对应；至少两个脉冲单元，用于在所获得的连续三个离散信号的中间 一个离散信号连续两次为同一有效值时，在所对应的相位时钟信号达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；至少两个结束信号单元，用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间 一个离散信号与所述结束信号单元对应；计数单元，用于对所获得的脉冲信号计数，得到输出信号高位；第一编码单元，用于根据所获得的有效开始信号得到输出所述有效开始信号的开始信号单元地址；第二编码单元，用于根据所获得的有效结束信号得到输出所述有效结束信号的结束信号单元地址；减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离，得到输出信号低位。
5. 如权利要求3所述的锁相环电路，其特征在于，所述时间数字转换器包括至少四个触发器，用于在对应的相位时钟信号达到有效边沿时，输出所获得的第一信号的瞬态值形成离散信号，其中所述各个触发器对应的相位时钟相应的有效边沿依次延迟；至少两个组合单元，用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出有效开始信号；用于在对应的触发器输出的离散信号连续两次为同一有效值时，在所对应的相位时钟信号达到有效边沿时输出脉冲信号；用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟信号达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；计数单元，用于对所获得的脉冲信号计数，得到输出信号高位；第一编码单元，用于根据所获得的有效开始信号得到输出所述有效开始信号的开始信号单元地址；第二编码单元，用于根据所获得的有效结束信号得到输出所述有效结束信号的结束信号单元地址；减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离，得到输出信号低位。
6. 如权利要求2所述的锁相环电路，其特征在于，所述数字环路滤波器包括第一乘法器、第二乘法器，第三加法器、第四加法器和传输函数为z"的延时单元，所述第一乘法器的乘法因子为控制参数a，所述第二乘法器的乘法因子为控制参数p，其中，所述第二数字信号经过所述第一乘法器得到所述第三加法器的一个输入，所述第二数字信号经过所述第二乘法器得到所述第四加法器的一个输入，所述第四加法器的输出为所述第三加法器的另一个输入，所述第四加法器的输出经所述延时单元后得到所述第四加法器的另一个输入，所述第三加法器的输出为所述数控信号。
7. 如权利要求2所述的锁相环电路，其特征在于，所述数控振荡器包括第 一加法器和第二加法器，分别用于对所接收的数控信号进行累加获得相应选择地址；第一锁存器、第二锁存器，用于对所述第一加法器输出的选#^也址采样寄存，采样时钟为输出的合成时钟信号的反相信号；第三锁存器、第四锁存器，用于对所述第二加法器输出的选#^也址采样寄存，采样时钟分别为输出的合成时钟信号的反相信号和合成时钟信号；第一时钟选择单元和第二时钟选择单元，分别用于根据所述第二锁存器和第四锁存器输出的选择地址，从所接收的相位时钟信号中选择相应相位时钟信号输出；第一圏选择单元和第二圈选择单元，分别用于对所述第一时钟选择单元和第二时钟选择单元输出的相位时钟信号的有效脉沖进行计数，将计数结果与所接收的数控信号比较，并根据比较结果和所接收的数控信号产生用于选择相位时钟信号有效边沿的选择信号；第五锁存器和第六锁存器，分别用于根据所述第一圈选择单元和第二圈选择单元输出的选择信号，在所述第 一时间选择单元和第二时间选择单元输出的相位时钟信号的相应有效边沿输出所述相位时钟信号；第三时钟选择单元，用于根据选择端上的合成时钟信号选择第五锁存器或第六锁存器输出的相位时钟信号；输出信号单元，用于在所述第三时钟选择单元输出的相位时钟信号有效时，输出合成时钟信号。
8. 如权利要求7所述的锁相环电路，其特征在于，所述第一圈选择单元包括第 一计数单元，用于对所接收的相位时钟信号的有效脉冲进行计数；第一比较单元，用于将所述第一计数单元输出的计数结果与所接收的数控信号进行比较得到第 一 比较结果；第二计数单元，用于对所接收的相位时钟信号的反相信号的有效脉冲进行计数；第二比较单元，用于将所述第二计数单元输出的计数结果与所接收的数控信号进行比较得到第二比较结果；选择单元，用于根据所接收的数控信号，将所述第一比较结果或第二比较结果作为用于选4奪相位时钟信号有效边沿的选4奪信号输出，或者，所述第 一 圏选择单元包括组合计数单元，用于对所接收的相位时钟信号的有效脉冲进行计数得到第一计数结果，对所接收的相位时钟信号的反相信号的有效脉沖进行计数得到第二计数结果；组合比较单元，用于将所述第一计数结果与所接收的数控信号进行比较，得到第一比较结果，用于将所述第二计数结果与所接收的数控信号进行比较得到第二比较结果；选择单元，用于根据所接收的数控信号，将所述第一比较结果或第二比较结果作为用于选择相位时钟信号有效边沿的选择信号输出。
9. 如权利要求7所述的锁相环电路，其特征在于，所述第二圏选择单元包括第一计数单元，用于对所接收的相位时钟信号的有效脉冲进行计数；第一比较单元，用于将所述第一计数单元输出的计数结果与所接收的数控信号进行比较得到第 一比较结果；第二计数单元，用于对所接收的相位时钟信号的反相信号的有效脉冲进行计数；第二比较单元，用于将所述第二计数单元输出的计数结果与所接收的数控信号进行比较得到第二比较结果；选择单元，用于根据所接收的数控信号，将所述第一比较结果或第二比较结果作为用于选择相位时钟信号有效边沿的选裤，信号输出，或者，所述第二圈选择单元包括组合计数单元，用于对所接收的相位时钟信号的有效脉冲进行计数得到第一计数结果，对所接收的相位时钟信号的反相信号的有效脉沖进行计数得到第二计数结果；组合比较单元，用于将所述第一计数结果与所接收的数控信号进行比较，得到第一比较结果，用于将所述第二计数结果与所接收的数控信号进行比较得到第二比较结果；选择单元，用于根据所接收的数控信号，将所述第一比较结果或第二比较结果作为用于选择相位时钟信号有效边沿的选择信号输出。
10. —种锁相环电路，其特征在于，包括时间检测器，用于输出第一数字信号，所述第一数字信号在时间域上用于表示参考时钟信号的周期累加值与合成时钟信号的周期累加值的差； >数字环路滤波器，用于累加所述时间检测器输出的第一数字信号，输出数控信号，所述数字环路滤波器的传输函数为U+P , a、 p为控制参数；1数控振荡器，用于根据所述数字环路滤波器输出的数控信号产生所述合成时钟信号，所述数控振荡器的传输函数为工L。1-z-1
11. 如权利要求10所述的锁相环电路，其特征在于，还包括自由环振，用于提供多相位时钟信号，所述合成时钟信号的周期等于数控信号与多相位时钟信号中相邻的相位时钟的有效边沿的时间间隔的乘积。
12. 如权利要求11所述的锁相环电路，其特征在于，所述数字环路滤波器包括第一乘法器、第二乘法器，第三加法器、第四加法器和传输函数为z"的延时单元，所述第一乘法器的乘法因子为控制参数a，所述第二乘法器的乘法因子为控制参数p,其中，所述第二数字信号经过所述第一乘法器得到的所述第三加法器的一个输入，所述第二数字信号经过所述第二乘法器得到所述第四加法器的一个输入，所述第四加法器的输出为所述第三加法器的另一个输入，所述第四加法器的输出经所述延时单元后得到所述第四加法器的另一个输入，所述第三加法器的输出为所述数控信号。
全文摘要
一种锁相环电路，包括时间检测器，用于输出第一数字信号，所述第一数字信号在时间域上用于表示参考时钟信号的周期累加值与反馈时钟信号的周期累加值的差，所述反馈时钟信号的周期累加值在时间域上表示为合成时钟信号的周期累加值与分频数的乘积；除法器，用于将所述第一数字信号除以分频数，输出第二数字信号；传输函数为(α(z-1)+ρ)/(z-1)的数字环路滤波器，用于累加所述第二数字信号，输出数控信号；传输函数为(z^-1)/(1-z^-1)的数控振荡器，用于根据所述数控信号产生合成时钟信号。所述锁相环电路具有结构简单、低功耗和性能稳定的特点。
文档编号H03L7/16GK101594147SQ200810113690
公开日2009年12月2日 申请日期2008年5月29日 优先权日2008年5月29日
发明者鹏 任, 渭 刘, 伟 李, 林庆龙, 王阳元 申请人:中芯国际集成电路制造(北京)有限公司