半导体集成电路装置的制作方法

专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及半导体集成电路装置，特别是涉及应用于系统LSI 或微处理器的、有用的技术。
背景技术：
在用于以携带电话机为代表的携带信息终端的系统LSI中，用有 限的电池容量进行长时间工作的要求越来越迫切了。特别是，在携带 电话机中，为了满足长时间工作的要求，在长时间的等候(虽然电源 已导通但没有进行高负载的处理的状态)时间中的低功耗化是非常重 要的。作为其一种解决方法，有在待机状态下停止系统LSI内的全部 时钟的方法(被称为"软件备用，，)。如果"软件备用"进入待机状态， 则由于系统LSI内部的时钟停止了，故因系统LSI内的电路工作产生 的消耗电流几乎为0。其结果，待机状态的备用电流只由因晶体管的 漏泄电流引起的消耗电流来构成。
但是，在使用最尖端的微细工艺的绝缘栅型场效应晶体管(在本 申请中，将MISFET用作绝缘栅型场效应晶体管的称呼)的情况下， 以起因于晶体管的阀值电压的下降的子阈值漏泄电流或起因于 MISFET的栅绝缘膜厚的薄膜化的栅隧道漏泄电流为代表的各种漏泄 电流非常大。因这些备用电流消耗功率的结果，不能实现长的等候时 间。
鉴于这样的状况，在非专利文献1中提出了在等候时关断系统
LSI的电源的方法(被称为"U备用，，)。在"U备用，，中，如果进入等 候状态，则除了在复归处理中必要的最低限度的电路外，关断电源。 其结果，不仅因电路工作产生的消耗电流、而且因漏泄电流产生的消 耗电流也几乎为0，可使备用电流几乎为0。
与此不同，如果着眼于从待机状态算起的复归时间来比较两者， 则如下所述。首先，在"软件备用"中，由于在待机状态下也能保持系 统LSI的内部状态(寄存器的值等)，故能用中断处理从待机状态起 复归。因此，复归中所需要的时间约为再次开启时钟中必要的时间， 可高速地复归。与此不同，在"U备用"中，由于因电源的关断的缘故 系统LSI的内部状态被破坏，故只用中断处理不能进行从待机状态算 起的复归。为了进行复归，必须进行复位处理。复位处理包含系统LSI 的初期设定或工作中必要的软件的启动，必须有长的时间。由于软件 的启动的应执行的命令数多，故处理时间特别长。在从"U备用，，起复 归的情况下，并不是对于中断要求按原样进行中断处理，而是一度进 行复位处理并在软件启动后进行与中断对应的处理。
如非专利文献2或非专利文献3中所示，提出了对在待机状态下 被关断了电源的电路块内的一部分的数据保持电路供给电源、即使在 待机状态下也保持信息的方案。具体地说，在电路块内的触发器中设 置了即使在待机状态下也供给电源的锁存电路，利用该锁存电路即使 在电源关断时也保持内部信息，由此，可高速地复归到原来的状态。
非专利文献1T.Yamada et al.，"用于3G蜂窝电话的133MHz 170mW 10pA的备用处理器"，ISSCC 2002，February，pp370-37非专利文献2S.Mutoh et al.，"用于移动电话应用的带有有效 的功率管理技术的 iv 多阈值电压 CMOS DSP",
ISSCC1996，Febmary，ppl68-169
非专利文献3V.Zyuban et al.，"低功率集成扫描保存机构"， ISLPED 2002，August，pp98誦10
发明内容
本申请的发明者在研究了背景技术中示出的数据保持电路时发
觉了存在以下问题。在图2中示出非专利文献3中公开的数据保持型 触发器的结构图。该结构是在待机时关断主锁存部(MASTER LATCH )的电源、用常时通电的子锁存部(SCAN/RETENTION LATCH )保持待机时的信息的结构。主锁存部和连接到其上的组合电 路的电源经电源开关连接到未图示的假想电源线上，显示出除了电源 线(VDD、 GND)外必须有直接连接锁存部和连接到其上的组合电路 的假想电源线。因此，为了对图3中示出的电路结构进行布局，发现 电源线至少需要VDD、 VSS、假想电源线这3条(在将电源开关置于 VDD —侧或VSS —侧的情况下)，且在一个单元中至少必须对3条 电源线进行布局。
这一点起因于一般的系统LSI利用釆用了 CAD的自动配置布线 排列标准单元(以下称为"单元，，)进行布局。图3是示出排列单元构 成的集成电路的布局的图。但是，只示出电源干线，省略了信号布线 等。矩形301、 302是单元。在各单元中安装反相器、NAND等实现 基本逻辑的电路。通过敷设这些单元并互相进行布线来实现所希望的 逻辑电路。其电路规模随单元所实现的基本逻辑不同而不同，但一般
来说，单元的高度(y方向)是对齐的，根据电路规模使单元的宽度 (x方向)不同。这一点起因于以网格状进行电源干线的布局。即， 由于在金属第1层中以大致相等的间隔配置在x方向上延伸的电源线 303a~g以供给在电路工作中必要的电源，故使电源干线的布局与单 元的布局进行了整合。
在这样的布局设计环境下，即使电源线和假想电源线这两者的布 线为必要的单元不过是一部分的单元(触发器)，也必须在其它的在 电源关断时没有必要保持数据的单元(例如，反相器、NAND等)中 普遍地对电源线和假想电源线进行布线。因此，如果在金属第l层中 再对与假想电源线相同的电源线进行布局，则单元的高度增大了，对 整体的布局的影响不能忽略。相反，如果沿用信号线的布线路线在固 定了单元的高度的原有状态下再对电源线进行布局，则也存在极端地
削减了信号布线的自由度的担心。
目前尚未研究出在以这种方式分散配置的触发器单元中在电源 关断时也能保持数据而且在现在的布局设计环境下抑制电路面积的额 外消耗的布局。
在本发明中，着眼于对于在电源关断时保持数据的数据保持电路 来说不需要在通常工作时所要求的大的电流供给能力，可利用比一般 的电源干线细的电源线供给工作电压。较为理想的是，将数据保持电 路的电源线作为信号线来处理，在自动配置布线时进行布线。由此，
可适合于CAD的布局设计环境。此时，在单元中预先与通常的信号 线端子同样地设置数据保持电路用电源的端子。由此，在单元中不需 要电源线用的多余布局，可谋求节省面积，除此以外，可利用已有的 自动配置布线工具来设计。
本发明的效果是，可大幅度地缩短从电源关断算起的复归时间， 同时实现减少用于上述复归的电路面积的额外消耗。


图l是示出本发明的电源布线的布局例的图。
图2是信息保持型触发器的现有例。
图3是敷设标准单元形成的半导体集成电路的例子。
图4是示出本发明的电源布线的另一布局例的图。
图5是示出本发明的电源布线的又一布局例的图。
图6是示出在关断接地侧的电源的情况下应用了本发明时的布线的图。
图7(a)是示出在关断高压侧的电源的情况下应用了本发明时的 布线的图，图7 (b)是用降压电珞实现了电源开关SW1的电路例。
图8是示出在接地侧和高压侧都关断了电源的情况下应用了本发 明时的布线的图。
图9(a) ~ (d)是示出本发明的非易失性触发器的单元符号的图。
图io是示出主从型锁存器的现有例的图。
图ll是本发明的非易失性触发器(主从型锁存器)。 图12是图11中示出的电路的工作波形图。
图13是本发明的非易失性触发器(主从型锁存器)的另一例。 图14是图13中示出的电路的工作波形图。
图l5是本发明的非易失性触发器(带有扫描功能的主从型锁存器)。
图16是图15中示出的电路的工作波形图。 图17是示出脉冲锁存器的现有例的图。
图18(a)是本发明的非易失性触发器(脉冲锁存器)，图18(b)
是本发明的非易失性触发器(脉冲锁存器)。
图19是图18 (a)中示出的电路的工作波形图。
图20是图18 (a)或图18 (b)的电路中加上扫描功能的情况的
变形例。
图21是本发明的非易失性触发器(读出放大器型触发器)。 图22是图21中示出的电路的工作波形图。
图23 (a) 、 (b)是示出非易失性触发器的信息保持要素电路 的电源连接控制的例子。
图24是图18 (a) 、 (b)中示出的脉冲锁存器的脉沖发生部的 变形例。
图25(a) ~ (c)是示出信息保持电路用电源VSS—SIG的生成 方法的结构例。
图26是将图25的信息保持电路用电源VSS_SIG的控制方法应 用于图11的非易失性触发器的情况的工作波形图。
图27是使用多种MISFET构成了图ll的非易失性触发器的电路例。
图28(a) ~ (d)是提高非易失性触发器的非易失性电路的抗 软错误的性能用的变形例。
图29是本发明的非易失性触发器的要素布局的例子。
图30 (a) 、 (b)是图29中示出的反相器(Normal Interver ) 的剖面图。
图31 (a) 、 (b)是构成图29中示出的非易失部的反相器 (Non-Volatile Inverter )的吾'面图。 图32是第1区域AE1的布局图。
图33是示出使用了本发明的集成电路的芯片结构的图。
图34是低电流模式的比较表。
图35是各种状态间的状态转移图。
图36是备用控制电路STBYC的结构例。
图37是从通常工作模式转移到第2备用模式的转移序列。
图38是从第2备用模式复归到通常工作模式的复归序列。
图39是本发明的非易失性触发器(主从型锁存器)。
图40是图39中示出的电路的工作波形图。
图41是本发明的非易失性触发器(主从型锁存器)。
图42是图41中示出的电路的工作波形图。
具体实施例方式
图l是示出应用了本发明的芯片的布线布局图的实施例。在该
中示出了对通常的电源干线、即电源线vdd (例如i.rv)和假想电
源线VSSM(0V)、非易失性触发器NVFF的(以下称为非易失FF) 的信息保持电路用电源VSS—SIG(OV)进行了布线的例子。在该例中， 由于设想了在待机时对接地侧(低电位侧)的电源线进行关断控制， 故将低电位侧的电源线定为假想电源线VSSM。在自动配置布线工具 中，将假想电源线VSSM作为单元的实质上的接地线来处理。如该图 中所示，将布线VSS—SIG以任意的路径、此外使用任意的布线层连接 到利用自动配置布线工具在电路块中分散地配置的非易失FF NVFF 的端子上。
通过以这种方式对布线VSS一SIG进行布线，不改变反相器电路 或NAND电路等的各功能电路(单元)的布局尺寸，由于可通过将已
有的触发器单元置换为非易失FF单元进行自动配置布线来进行布局， 故可容易地进行设计。
在此，比较规定的布线层中的布线宽度(在图中，是金属第l层 Ml)。如果将电源干线的布线宽度定为Wl、信息保持电路用电源 VSS一SIG的布线宽度定为W2、未图示的信号布线(指的是连接到单 元的输入输出端子上的布线)的布线宽度定为W3,则W1>W2-W3 的关系成立。如果考虑布线宽度的工艺离散性，贝'HW1-W2)〉(W3 -W2)的关系成立。
图4和图5是另一个布线(channel)布局的例子。在该例中， 布线连接的自由度不及图l的实施例，但在布线路线中存在余量的情 况下，具有可单纯地布局的优点。其特征在于着眼于信息保持电路 用电源VSS一SIG与电源千线相比可减小电流供给能力，该布局是通过 使信息保持电路用电源VSS_SIG的布线宽度比电源干线的布线宽度 细而抑制因新的布线导致的面积的额外消耗的布局。在图4中，使比 电源干线的线宽度细的信息保持电路用电源VSS—SIG与电源干线在 相同的层中平行地配置。由此，有时必须提高单元的高度。另一方面， 在图5中，将与电源干线比较其线宽度细的信息保持电路用电源 VSS—SIG配置在电源干线Ml的下层(例如，金属第0层M0)。由 此，可不消耗布线路线，不提高单元高度。因而，图5的布局比图4 的布局紧凑，但一般来说M0的金属的材质不同的情况较多，存在其 布线电阻变高的可能性。图5的布线形态是在与电源线独立地控制电 路的衬底电极、所谓的衬底偏置控制中已知的布线方法。此时，如果 将电源干线的布线宽度定为Wl、信息保持电路用电源VSS—SIG的布 线宽度定为W2、未图示的信号布线的布线宽度定为W3，则(W1-W2) > (W3-W2)的关系成立。
以下详细地说明可用与现有的电源干线不同的方法对非易失FF NVFF的信息保持电路用电源进行布线的理由。 一般来说，为了维持 构成功能块的MISFET的速度，必须使电源千线实现低电阻化。因此， 如图3中所示那样以网格状进行布线。但是，由于非易失FF NVFF
的电源关断时应供给的电源只供给待机时的漏泄电流部分即可，故布 线的高电阻化不怎么成问题。例如，如果假定将用于在待机时保持一
个非易失FF NVFF的数据所必要的MISFET的大小按栅宽定为1微 米，将所构成的MISFET的在常温(25。C )下每单位宽度(1微米) 流过InA用的栅电压定为0.15V,则每一个非易失FF NVFF的待机 时的漏泄电流约为30pA。如果假定芯片内的触发器的比例为4000个 /mm2并考虑7mmx7mm的芯片，则全部的非易失FF NVFF的总数为 196， 000个，全部的漏泄电流约为6pA。假定制造离散(阈值离散为 lOOmV)和高的温度(45°C )，由此，即4吏假定漏泄电流增加到上述 值的1.5个数量级，则也只约为180|LiA。由于必要的漏泄电流为该程 度的电流，故非易失FF NVFF的电源关断时数据保持用的电源线可 不使用一般的电源干线结构。
但是，进而在80'C那样的高温时，由于DC电流增加，故在微细 布线中存在发生电迁移(electro-migration)的危险性。即使在该情况 下，由于对各个单元来说所需要的电流依然是较小的，故也可釆取以 下的对策或是加粗流过较大电流的备用控制电路STBYC —侧的分 支布线的布线宽度，或是增加该部位的通孔的数目。在图4、图5的 布局中，可通过加粗在纵方向上延伸的电源强化线作为对策。
其次，说明各电路要素间的连线。图6是与图1的布局对应的在 待机时从接地侧关断电源的例子，是也包含了其控制系统的电路框图。 在图中示出了在待机时进行电源关断控制的功能块AEl 、控制功能块 AEl的供给电源的开关电路SWl以及控制功能块AEl的非易失FF NVFF和开关电路SWl的备用控制电路STBYC。如与图32关联地在 后面叙述的那样，在功能块AE1中例如集成了中央处理装置CPU(以 下，称为CPU)、数字信号处理器(以下，称为DSP) 、 MPEG加 速器等的外围电路模块。对备用控制电路STBYC常时地供给电源， 只要不从芯片外部关断电源，就继续供给电源。功能块AEl的特征在 于集成了逻辑电路，在其触发器中使用了本发明的非易失FF NVFF。 在对功能块AEl进行电源关断控制的情况下，备用控制电路STBYC
利用控制信号SW1 -C关断并控制开关电路SW1。利用NVFF控制 信号线组NVCTL控制非易失FF NVFF。此外，也从备用控制电路 STBYC供给非易失FF NVFF的电源关断时的信息保持电路用电源 VSS—SIG，用任意的路径连接到功能块AE1内的非易失FF NVFF上。 该连接可以是菊花链(于*4 ，》'一.f工—》)那样的，也可以用树型来 连线。用自动配置布线工具的布线策略可自由地布线。在图6中，以 从备用控制电路STBYC的1个端子起连线到全部的非易失FF NVFF 的方式描述了信息保持电路用电源线VSS一SIG，但也可从备用控制电 路STBYC的2个以上的端子起连线到非易失FF NVFF。在以这种方 式构成的情况下，可减少连接到备用控制电路STBYC的每1个端子 上的非易失FF NVFF的个数，具有能降低对信息保持电路用电源线 VSS一SIG要求的电流供给能力的优点。但是，在用自动配置布线工具 连线的情h下，必须预先将非易失ff nvff分到每个端子上，故布
局工序变得复杂。
图7 (a)是各电路要素间的连线的另一例。在此，对于功能块 AE1的电源关断是用开关电路SW1关断高电位侧(VDD)的情况， 其控制是由来自备用控制电路STBYC的控制信号SW1 - C来实施的。 对于NVFF控制信号线组NVCTL和信息保持电路用电源线VSS_SIG 来说，与上述图6是同样的。图7 (a)的结构在功能块AE1对外部 电源进行降压后供给内部电源的情况下是有效的。可用降压电路(调 节器)代替使用开关电路SW1。图7 (b)示出其结构例。在伊藤清 男著「超LSI存储器J培风馆(1994年初版发行)的第271页中公开 了该电路。
此外，图8是各电路要素间的连线的又一例。对于功能块AE1 的电源关断是通过用开关电路SW1关断高电位侧(VDD)和低电位 侧(VSS)这两者来进行的。其控制是由来自备用控制电路STBYC 的控制信号SW1-C来实施的。在该例中，在必须有高电位侧信息保 持用电源线VDD_SIG和低电位侧信息保持用电源线VSS_SIG这两种 电源线的方面具有特征。
如以上示出的那样，本发明也能适用于关断高电位侧/低电位侧 的任 一 个电源的情况。以后以关断低电位侧电源的情况为例来说明。 即，以后只要不作特别的说明，对芯片内的各单元供给的总的接地电
源是从真正的接地VSS经过了电源开关用的N型MISFET的假想电 源VSSM，对非易失性部分供给的接地电源是电源VSS一SIG。虽然不 作特别的限制，但该电源关断用N型MISFET最好用在I/0电路等中 使用的栅绝缘膜的膜厚厚的、阈值电压大的MISFET来构成。通过增 大电源关断用N型MISFET的阈值电压，可有效地减少在电路中流过 的子阈值电流，通过加厚栅绝缘膜的膜厚，可有效地减少在电路中流 过的所谓的栅隧道漏泄电流。此时，控制信号SW1-C具有与1/0用 的高电压(例如，3.3V)对应的振幅。
本发明的一个特征是，具有用存在于外围电路模块中的非易失 FF NVFF保持CPU或这些外围电路模块的内部信息的机构，较为理 想的是釆取将对于非易失FF NVFF的信息保持用电源作为信号线来 布线的设计方法。在此，关于在非易失FF NVFF中使用的信号电源 线与一般的电源干线的外观上的差异，由于该信号电源线在单元的自 动配置布线(定位和路线选择)的阶段中以特别的方式进行连线，故 布线的形态没有整齐的几何学图案，如图1中所示，成为随机的连线。 通过利用自动配置布线工具能自由地布线，具有能进行高效的布局的 效果。
图9是示出自动配置布线工具中使用的非易失FF单元(NVFF 单元)的符号的图。图9 (a)是只使用一条信号线RSTR作为非易失 FF NVFF的信息保持控制信号线组NVCTL的情况的例子。该NVFF 单元具备D(数据输入引脚)；CLK(时钟引脚)；RSTR(非易失 FF控制引脚)；VSS—SIG (信号电源输入引脚)的各输入；以及Q (数据输出引脚)的各输出引脚。
另一方面，图9 (b)是只使用2条信号线RSTR、 RSTRb作为 非易失FF NVFF的信息保持控制信号线组NVCTL的情况的例子。该 NVFF单元具备D (数据输入引脚)；CLK (时钟引脚)；RSTR、RSTRb (非易失FF控制引脚)；VSS—SIG (信号电源输入引脚)的 各输入；以及Q (数据输出引脚)的各输出引脚。
图9 (c)是带有扫描功能的非易失FF的例子，示出了只使用一 条信号线RSTR作为非易失FF NVFF的信息保持控制信号线组 NVCTL的情况。该NVFF单元的特征在于，具备D(数据输入引脚)； SI (扫描数据输入引脚)；SE(扫描启动引脚)；CLK(时钟引脚)； RSTR (非易失FF控制引脚)；VSS—SIG (信号电源输入引脚)的各 输入；Q (数据输出引脚)；以及SO (扫描数据输出引脚)的各输 出引脚。
另一方面，图9 (d)也是带有扫描功能的非易失FF的例子，示 出了使用2条信号线RSTR、 RSTRb作为该信息保持控制信号线组 NVCTL的情况的例子。该NVFF单元的特征在于具备D (数据输入 引脚)；SI (扫描数据输入引脚)；SE(扫描启动引脚)；CLK (时 钟引脚)；RSTR、 RSTRb (非易失FF控制引脚)；VSS_SIG (信号 电源输入引脚)的各输入；Q (数据输出引脚)；以及SO (扫描数 据输出引脚)的各输出引脚。
这里示出的单元符号是一例，也可以是输出对输出信号线组进行 了反相的信号的结构。
其次，说明具体的非易失FF的结构。图IO是在电源关断时没有 数据保持功能的主从型锁存电路(触发器电路)。在这样的主从型锁 存电路的前后连接组合电路以构成同步电路。
在图IO的电路中，在时钟的上升沿(CLK: L—H)处主锁存电 路的传输门TGI关闭以锁存数据，同时从锁存电路的传输门TG2打 开，对输出Q输出主锁存电路取入的信息。另一方面，在时钟的下降 沿(CLK: H—L)处主锁存电路的传输门TGI打开，从锁存电路的 传输门TG2关闭，保持从锁存电路内的信息。
图11是本发明的非易失型主从型锁存电路的1个结构例。作为 与图IO的主从型锁存电路的变更点，附加了控制信号RSTR、非易失 电路NVC、从锁存电路的控制MOS (MP1、 MN1) 、 NVC与从锁存
电路的连接接口部的时钟反相器CINV1 (用MP4、 MP5、 MN4、 MN5 构成)、将NVC的信息写回到从锁存电路中的写入选择电路(用MP2、 MP3、 MN2、 MN3)和作为NVC等的电源关断时的必要的电路的电 源的VSS—SIG。
图12是示出图ll所示的非易失型主从型锁存电路的工作和控制 方法的工作波形图。
时刻T1示出了通常工作时的时钟上升的状态。在控制信号RSTR -LO (逻辑低)电平的情况下，由于图11中晶体管MP2、 MN2截 止，晶体管MP1、 MN1导通，故形成与图10的电路在逻辑上同样的 从锁存电路的功能，与时钟信号CLK的上升相对应，将输入数据D 输出给输出Q。此时，由于在节点NDO与非易失电路NVC内的节点 NVb间插入的时钟反相器CINV1打开，故将节点ND0的电平传递给 非易失电路NVC，在节点NV中写入信息。但是，在该阶段中，由于 图11的晶体管MP6、 MN6截止，故非易失电路NVC的环打开了。
其次，说明实施电源关断、用非易失FF NVFF的非易失电路NVC 保持信息的工作。在时刻T2时，首先使控制信号RSTR为HI (逻辑 高)电平。此时，图11中示出的非易失电路NVC的环因晶体管MP6、 MN6导通而关闭，同时通过晶体管MP4、 MN4截止来关断时钟反相 器CINV1，由此，从从锁存电路起关断至非易失电路NVC的路径。 与此同时，通过晶体管MP1、 MN1截止，晶体管MP2、 MN2导通， 用从锁存电路反馈来自非易失电路NVC的节点NVb的电平来代替节 点ND1的电平。此时，由于主锁存电路的传输门TG2关闭了，故一 般来说即使输入D的值的确定值变化也没有关系。
其后，在时刻T3处进行电源关断控制。在此，设想了利用 MISFET关断接地侧的电源的情况。PSWGATE信号相当于控制信号 SW1-C，实施将PSWGATE信号定为LO电平的控制。在使用在I/O 电路等中使用的栅绝缘膜的膜厚厚的MISFET的情况下，PSWGATE 信号的控制振幅由1/0的电源电压(例如，3.3V)的振幅来控制。利 用该控制使假想电源线VSSM与真正的地关断，假想电源线VSSM的
电位因内部电路的漏泄电流而在上升到高电位(VDD)侧。在图12 的例子中，正好示出了 VDD与0V的中间电平，但实际上根据所集成 的电路规模、温度、MISFET的阈值等诸条件，无限地上升到接近于 VDD的电平。因此，通常的电路不能保持信息。
在此，必须估计芯片内的非易失FF的数据被退避了的情况来控 制时刻T3与T2的时间间隔。因此，驱动控制信号RSTR线的驱动器 是驱动力小的驱动器，可考虑以下等方法对该驱动器输出电平为某 个阈值以上的时间进行检测，其后在等待了该时间的几倍的时间后， 开始电源关断控制。
如果实施电源关断控制，则假想电源线VSSM的电位上升，非易 失电路NVC以外的保持数据消失。此时，由于用信息保持电路用信 号线VSS—SIG供给了非易失电路NVC和被输入控制信号RSTR的反 相器INV1的电源，故非易失电路NVC的内部节点NV继续保持所希 望的值。
另一方面，在电源接通时，在时刻T4处PSWGATE信号被驱动 朝向HI电平。于是，假想电源线VSSM的电位逐渐地被向0V驱动， 主从型锁存电路成为能保持信息的状态。来自非易失电路NVC的数 据首先经晶体管MP3、 MN3写回到从锁存电路中。由于控制信号 RSTR为VDD，利用INV1使其反相信号也被保证了 0V，故控制信号 NVC的数据不会因电源施加时的主从型锁存电路的工作而受到扰乱， 继续保持该数据。由于在待机时也关断了时钟信号CLK的驱动电路 的电源，故对于时钟信号CLK的LO电平来说，不保证准确的地电 平(0V)。但是，这样来控制时钟信号，使其在被施加了电源后迅速 地输出LO电平。
在电源开关完全地导通了后，估计假想电源线VSSM的电位为 0V的情况，在时刻T6处使控制信号RSTR为LO电平。由此，图11 的晶体管MP2、 MN2截止，来自非易失电路NVC的反馈环打开，同 时晶体管MP1、 MN1导通，形成来自节点ND1的反馈环。此外，晶 体管MP4、 MN4导通，从从锁存电路起关断至非易失电路NVC的路
径，通过晶体管MP6、 MN6截止，非易失电路NVC内的锁存电路的 环打开。由此，图11的非易失性主从型锁存电路实现了在通常工作时 的功能。即，如时刻T7、 T8中所示，实现了在时钟的上升沿处取入 数据那样的主从型锁存电路的通常工作。
利用该结构，在几乎不使现有的主从型锁存电路的特性恶化的情 况下设置了电源关断时的数据保持机构，通过将该主从型锁存电路应 用于系统LSI，具有可用低成本来实现电源关断时的数据保持的效果。
在图ll的结构中，对于控制信号RSTR来说，作成了在非易失 FF NVFF的内部利用反相器INVI生成反相信号的结构。其原因是， 如果在RSTR信号及其反相信号的到达时刻中存在很大的差，则不能 很好地进行时钟反相器的截止工作以及非易失电路NVC的锁存电路 的形成，数据被破坏了。如果象本结构那样在非易失FF NVFF内生 成RSTR信号和反相信号，则由于可将两者的时间差抑制为最小限度， 故避免了时钟反相器的贯通问题，作为结果，具有成为低功耗的效果。 此外，与接受控制信号RSTR和反相信号这两者的结构相比，由于引 脚数少，可减少自动布线的布线数，故也具有布线变得更容易的效果。
图13是使用作为互补信号的RSTR信号和RSTRb信号这2条 来控制非易失控制信号NVCTL的例子。与图11的差别是具有2个时 钟反相器CINV2、 CINV3，非易失电路NVC是利用晶体管MN9、 MN10的加上了开关的反相器构成的。再有，在该图中，利用晶体管 MN7、 MN8、 MP7、 MP8独立地设置了关断时钟反相器CINV2和 CINV3的电源的MISFET，但也可在2个时钟反相器中共有。同样， 也可在两者中共用作为非易失电路NVC的电源开关的MN9、 MN10, 通过这样做，具有可谋求节省面积的效果。
图14是示出图13中示出的非易失型主从型锁存电路的工作和控 制方法的工作波形图。由于在时刻Tl处控制信号RSTR-LO，故示 出了通常工作时的时钟上升的状态。之所以如此，是因为此时如图l2 中叙述的那样，由于在控制信号RSTR-LO(因而，控制信号RSTRb -HI)的情况下图13中示出的晶体管MP2、MN2截止，晶体管MP1、
MN1导通，故形成与图10的主从型锁存电路在逻辑上同样的功能。 与时钟信号CLK的上升相对应，将输入数据D输出给输出Q。此时， 在本结构例中，由于在节点ND0与非易失电路NVC内的节点NV间 插入的时钟反相器CINV2 、 CINV3打开，故按原样对非易失电路NVC 传递信息，信息到达节点NV。但是，由于图13的晶体管MP9、 MN10 截止，故非易失电路NVC的环未关闭。
其次，说明实施电源关断、用非易失FF NVFF的非易失电路NVC 保持信息的工作。在时刻T2时，首先使RSTR信号为HI电平。此时， 图13中示出的非易失电路NVC的环因晶体管MP9、 MN10导通而关 闭，同时通过晶体管MP7、 MN8截止来关断从从锁存电路起处于非 易失电路NVC间的时钟反相器CINV2、CINV3的至接地电平的路径。 此时，由于晶体管MN2导通，晶体管MP1截止，故关断通常工作时 的从锁存电路的至高电位侧电源的路径，而且，形成反馈用晶体管 MN3的接地侧的电流路径，使其能输入来自非易失电路NVC的反馈。 其后，通过在时刻T2，处使RSTRb信号为LO电平，关断时钟反相器 CINV2、 CINV3的高电位侧电源的开关MISFET MP7、 MP8，分离 从锁存电路与非易失电路NVC。与此同时，通过使晶体管MPZ导通， 晶体管MN1截止，通常工作时的从锁存电路的反馈环打开，同时来 自非易失电路NVC的反馈环完全关闭。由此，即使通常工作时的从 锁存电路的各节点取怎样的值也不会对非易失电路NVC产生影响， 在此期间内，由于主锁存电路的传输门TG2关闭了，故输入D的值 的确定值也可转移了。此外，关于T2与T2，的时间间隔，芯片整体的 RSTR信号成为HI电平之前的时间是必要的，为了实现这一点，使 RSTR信号的驱动晶体管为小驱动力的晶体管，对该驱动器输出为某 个阈值以上的时间进行检测，在该时间的几倍的时间后使RSTR信号 为LO电平即可。这是因为，如果以使用自动配置布线工具为前提， 则一般来说在RSTR信号和RSTRb信号中布线路径不同，不存在按 相同的延迟到达的保证。如果至同一单元的RSTR信号和RSTRb信 号能以同样的延迟到达、即以大致相等的路径来布线，则例如也可设
置RSTR信号从RSTR信号线的位置起返回到备用控制电路STBYC 的路径，利用返回到备用控制电路STBYC的RSTR信号的电平控制 时刻T2与T2，的间隔。
其后，在时刻T3处进行电源关断控制。在此，与图12同样，设 想了利用N型MISFET关断接地侧的电源的情况。实施将N型 MISFET的控制信号PSWGATE ( SW1 - C )定为LO电平的控制。
如果实施电源关断控制，则假想电源线VSSM的电位上升，非易 失电路NVC以外的保持数据消失。此时，由于用信息保持电路用信 号线VSS—SIG供给了非易失电路NVC的电源，故非易失电路NVC 的内部节点NV继续保持所希望的值。
另一方面，在电源接通时，在时刻T4处PSWGATE信号被向 HI电平驱动。于是，假想电源线VSSM的电位逐渐地被驱动朝向0V， 主从型锁存电路成为保持信息的状态。来自非易失电路NVC的数据 经晶体管MP3、 MN3写回到从锁存电路中。此时RSTR信号为VDD， RSTRb信号也被保证为OV，故非易失电路NVC的数据不会因电源施 加时的主从型锁存电路的工作而受到扰乱，继续保持该数据。此时， 也与图12中的说明同样，由于也关断了时钟信号CLK的驱动电路的 电源，故对于时钟信号CLK的LO电平来说，不保证准确的地电平 (0V)。但是，最好这样来控制时钟信号，使其在被施加了电源后迅 速地输出LO电平。
其后，电源开关完全地导通，估计假想电源线VSSM的电位为 0V的情况，在时刻T6处使RSTR信号为LO电平。由此，图13的 晶体管MN2截止，来自非易失电路NVC的反馈环的接地侧低电流路 径被关断，同时晶体管MP1导通，形成通常工作时的从锁存电路的反 馈环的高电位侧电流路径。与此同时，晶体管MP7、 MP8导通，在 从从锁存电路至非易失电路NVC的信号路径中形成高电位侧电流路 径，通过晶体管MN9、 MN10截止，非易失电路NVC内的锁存电路 的环打开。
其后，在时刻T6，处通过将RSTRb信号定为HI电平，时钟反相
器CINV2、 CINV3的低电位侧的开关MN7、 MN8导通，从锁存电路 与非易失电路NVC被连接，同时通过晶体管MP2截止，晶体管MN1 导通，从锁存电路的反馈环完全地关闭，同时来自非易失电路NVC 的反馈环打开。其后，由此使本发明的非易失型主从型锁存电路实现 通常工作时的功能。
此外，关于T6与T6，的时间间隔，传递给芯片整体的RSTR信 号成为LO电平为止的时间是必要的，为此，与控制T2与T2，的时间 间隔的方法同样，减小将RSTR信号驱动为LO电平的驱动器的驱动 能力，可考虑以下等的方法对该驱动器输出电平为某个阈值以下的 时间进行检测，在等待了该时间的几倍的时间后，4吏RSTRb信号为 HI电平。
图15是附加了扫描功能的非易失性主从型锁存电路的结构例。 与图11的结构的差别是，扫描输入信号(SI)、扫描启动信号(SE ) 和扫描输出信号(SO)作为端子加上了这一点以及增加了选择电路 SEL、通向扫描输出端子SO的NOR电路和反相器。选择电路SEL 将与图11中存在的输入D相连系的反相器作成了时钟反相器，如果 适当地设计栅宽，则几乎可不考虑速度恶化。选择电路SEL利用SE 信号选择数据输入信号D或扫描输入信号SI的某一个信号，输入到 锁存电路部中。在SE信号为HI电平的情况下，选择扫描输入信号 SI，在SE信号为LO电平的情况下，选择数据输入信号D。
在时钟信号CLK的上升沿(CLK: L—H )处主锁存电路的传输 门TG1关闭以锁存数据，同时从锁存电路的传输门TG2打开，对输 出Q输出主锁存电路取入的信息。另一方面，在时钟信号CLK的下 降沿(CLK: H卄L)处主锁存电路的传输门TGI打开，从锁存电路 的传输门TG2关闭，保持从锁存电路内的信息。在该一系列的时钟工 作时，扫描输出信号SO在SE信号为HI电平的情况下根据扫描输入 信号SI的值与时钟信号同步地变化，在SE信号为LO电平的情况下， 即使数据输入信号D的值取怎样的值，都常时地输出LO电平。此夕卜， 基本的工作与图12是同样的，只要SE信号为LO电平，就实现完全
同样的工作。
再者，如果将至非易失电路NVC的数据取入连接改变为从节点 ND0至节点ND2，则可减少DQ总线上的负载，具有高速化的效果。 此时，如图16中所示，SE信号必须在使RSTR信号为HI电平之前 的时刻T2"处成为HI电平。这是为了在NOR输出中反映从锁存电路 的信息。其后，在RSTR信号成为LO电平之前希望使SE信号成为 LO电平。在图16的例子中，示出了在RSTR信号成为LO电平(时 刻T6)之前的时刻T6"处使SE信号成为LO电平的控制例。此时， 在下一级的主从型锁存电路中通过通常的总线(数据总线)反映数据。 如果在通过扫描总线实施数据的设置的做法是有效的的情况下，在 RSTR信号成为LO电平之后实施使SE信号成为LO电平的控制即 可。
再有，虽然未图示，但即使在用图13那样的RSTR信号和RSTRb 信号得到的互补信号进行控制的情况下，也可附加扫描功能。此时， 对于输入D的部分和输出Q的部分附加扫描用电路即可。
从图10至图16示出了主从型锁存电路的结构例，但也可应用于 其它的形态的锁存电路。图17是脉冲锁存电路的例子。脉冲锁存电路 是下述的电路通过对NAND电路输入时钟信号CLK和时钟信号 CLK经过3级反相器的延迟电路后的延迟时钟信号，在时钟信号的上 升时发生脉冲，使用该脉冲CLKI和用反相器进行了反相的反相脉冲 CLKIb打开传输门TG3,将输入D传递给后级的输出Qb。由于脉沖 锁存电路在脉沖的结束的同时关闭传输门TG3，故用在节点ND3上 设置的2级反相器的锁存电路保持已取入的数据。
图18(a) 、 (b)中示出将非易失信息保持功能应用于该脉沖 锁存电路的结构例。图18 (a)是其第一结构例。与图17相比的变更 点如下，首先，从信息保持电路用电源VSS—SIG供给数据保持用的锁 存电路LT的电源，其次，为了利用控制信号RSTR来控制脉沖发生 电路，釆用图示那样的AND-NOR型电路，至少将NOR侧的低电位 侧电源定为信息保持电路用电源VSS SIG，再者，将驱动脉冲CLKI
的反相器的低电位侧电源定为信息保持电路用电源VSS—SIG。在图18 (a)的例子中，通过在输入D上设置反相器，使输出Q成为正逻辑。 由此，虽然产生一级逻辑门的延迟，但可将正逻辑传递给后级，进而， 可相对于输入D的摇摆进行更稳定的工作。例如，在输入D因噪声的 缘故而成为比高电位侧电源VDD高的电位的情况下，通过对本来理 应处于截止状态的传输门TG3实质上施加超过阈值电压的栅电压，具 有减少通过传输门TG3的错误工作的可能性。当然，也可不设置该反 相器，而是作成图17那样的对输入D进行反相输出的结构。通过将 驱动传输门TG3的驱动器NOR2、 INV4的低电位侧电源定为信息保 持电路用电源VSS_SIG，由于即使在电源关断时也可施加电源，故具 有能进行准确的控制的效果。在该结构中，由于作为控制信号只用 RSTR信号来构成，故具有适合于自动配置布线的效果。
图19是示出图18(a)中示出的非易失性脉冲锁存电路的工作和 控制方法的工作波形图。由于在时刻Tl处控制信号RSTR-LO，故 示出了通常工作时的时钟上升的状态。之所以如此，是因为在控制信 号RSTR = LO的情况下，图18 ( a )中示出的NOR门NOR2按原样 反相输出脉沖NDCK1。与时钟信号CLK的上升相对应，在脉冲发生 电路PG1中生成的脉冲时钟CLKI和CLKIb分别成为HI电平和LO 电平。该脉沖的宽度为3级反相器链的延迟部分。如果时钟CLKI为 LO电平，CLKIb为HI电平，则传输门TG3导通，将输入数据D输 出给输出Q。同时在图18 (a)的结构中，对非易失电路NVC内的节 点NV传递信息。
其次，说明实施电源关断、用非易失电路NVC保持信息的工作。 在时刻T2时，首先使RSTR信号为HI电平。由此，NOR门NOR2 与脉冲NDCK1的电平无关，输出LO电平。
其后，在时刻T3处进行电源关断控制。与图ll的例子同样，设 想了利用将PSWGATE信号定为LO电平的控制，假想电源线VSSM 的电位因内部电路的漏泄电流的缘故上升到高电位侧的情况。时刻T3 与T2的间隔定为芯片内的非易失FF NVFF的数据退避中所需要的充
分的时间。用与关于图11已公开的时序控制同样的方法可实施该时序 控制。
如果实施电源关断控制，则假想电源线VSSM的电位上升，非易 失电路NVC以外的保持数据消失。此时，由于用信息保持电路用电 源线VSS—SIG供给了非易失电路NVC的电源，故非易失电路NVC 的内部节点NV继续保持所希望的值。
另一方面，在电源接通时，在时刻T4处PSWGATE信号被驱动 朝向HI电平。于是，假想电源线VSSM的电位逐渐地被驱动朝向0V， 从非易失电路NVC对输出Q传递信息。由于也关断了时钟信号CLK 的驱动电路的电源，故对于时钟信号CLK的LO电平来说，不保证 准确的地电平(0V)。但是，最好这样来控制时钟信号，使其在被施 加了电源后迅速地输出LO电平。
其后，电源开关完全地导通，估计假想电源线VSSM的电位为 0V的情况，在时刻T6处使RSTR信号为LO电平。由此，NOR门 NOR2按原样反相输出NDCK1。由于时刻T5与T6的间隔必须是电 源开关完全地导通的充分的间隔，故可利用来自电源开关控制器的认 可信号等来控制。其后，如时刻T7、 T8所示那样，实现在时钟的上 升沿处取入数据的脉沖锁存电路的通常工作。
利用该结构，在几乎不使脉沖锁存电路的特性恶化的情况下设置 了电源关断时的数据保持机构，通过将该脉沖锁存电路应用于系统 LSI，具有可用低成本来实现电源关断时的数据保持的效果。
图18 (b)是脉冲锁存电路的另一例。与图17相比的变更点如 下，首先，将数据保持用的锁存电路LT连接到信息保持电路用电源 VSS一SIG上使其成为非易失性的，其次，在节点ND3与非易失电路 NVC的节点NV的连接路径上设置了传输门TG4。此时，非易失控制 信号需要RSTR信号和RSTRb信号这2个信号。在该结构中，由于 可使需要信息保持电路用电源VSS一SIG的电路为最小限度，故具有可 提高对在工作中需要大的电流的脉沖发生电路PG2的电流供给能力 的效果。
图20是使图18 (a) 、 (b)中示出的非易失型脉沖锁存电路带 有扫描功能用的电路例。通过将与图18(a)、 (b)的节点NV相连 系的非易失电路NVC与图20中生成的非易失电路NVC置换，可实 现这一点。在通常工作时，通过使扫描用时钟信号CLKS为LO电平， 使反相扫描用时钟信号CLKSb为HI电平，实现了脉冲锁存电路的功 能。另一方面，为了用扫描功能发送数据，通过使扫描用时钟信号 CLKS为HI电平，使反相扫描用时钟信号CLKSb为LO电平，将扫 描输入信号SI传递给节点NVB,其后，通过使扫描用时钟信号CLKS 为LO电平，使反相扫描用时钟信号CLKSb为HI电平，将在节点 NVB上保持的数据传递给扫描输出信号SO。在使用扫描功能的情况 下，为了避免脉冲锁存电路的输入D的影响，必须通过使本体的脉沖 锁存电路的时钟信号CLK为LO电平使输入D的取入成为不可能。
此外，在此虽然未图示，但如图15中所示，将能用SE信号选择 扫描输入信号SI和通常的数据输入D的选择电路与图18 ( a )或(b ) 的输入部置换，进而在图18 (a)或(b)的输出部Q上附加引出图 15中示出的Q输出和扫描输出信号SO的电路，也可实现扫描功能。
图21是读出放大器型触发器的电路例。非易失电路NVC的低电 位侧电源是信息保持电路用电源VSS—SIG，除此以外的电路的低电位 侧电源为假想电源线VSSM。
图22是图21中示出的非易失型读出放大器型触发器电路的工作 和控制方法的工作波形图。在时刻Tl处控制信号RSTR-LO、控制 信号RSTRb-HI、控制信号CLKB = LO、控制信号CLKA = LO, 示出了通常工作时的时钟上升的状态。与时钟信号CLKC的上升相 对应，取入输入D，输出与该值对应的输出Q。
其次，说明实施电源关断的情况。首先，使时钟信号CLKC为 LO电平，成为不反映读出放大器型触发器电路的输入D的信息的状 态。在时刻Tll处使控制信号CLKB为HI电平，将节点Qb的信息 取入到非易失电路NVC中，其后使控制信号CLKB为丄O电平。由 此，使非易失电路NVC与触发器本体导电性地分离。此时，也将控
制信号CLKA控制成LO电平。其后，由于在时刻T2处设置来自非 易失电路NVC的反馈路径，故使控制信号RSTR为HI电平、控制信 号RSTRb为HI电平。这意味着用来自非易失电路NVC的反馈路径 来控制节点Q和节点Qb的至地的导电性的路径。在图22中示出了 大致同时控制控制信号RSTR和控制信号RSTRb的例子，但该控制 的顺序没有什么特别的问题。这是因为在非易失电路NVC中已保持 了必要的数据。此外，如图11和图13中示出的那样，可从外部将控 制信号RSTR和控制信号RSTRb作为2条信号线来控制，也可在触 发器内使用反相器电路生成RSTRb信号。
其后，在时刻T3处进行电源关断控制。在此，与图ll的例子同 样，假定利用将PSWGATE信号定为LO电平的控制，假想电源线 VSSM的电位因内部电路的漏泄电流的缘故上升到高电位侧。时刻T3 与T2的间隔定为芯片内的非易失FF的数据被退避中所需要的充分的 时间。用与图11的控制同样的方法可实施该时序控制。
如果实施电源关断控制，则假想电源线VSSM的电位上升，非易 失电路NVC以外的保持数据消失。此时，由于用信息保持电路用电 源VSS_SIG供给了非易失电路NVC和控制信号CLKB的电源，故非 易失电路NVC的内部节点SO和SOb继续保持所希望的值。
另一方面，在电源接通时，在时刻T4处PSWGATE信号被驱动 朝向HI电平。于是，假想电源线VSSM的电位逐渐地被驱动朝向0V， 从非易失电路NVC对输出Q传递信息。由于也关断了时钟信号CLK 的驱动电路的电源，故对于时钟信号CLKC的LO电平来说，不保证 准确的地电平(0V)。但是，最好这样来控制时钟信号CLKC，使其 在被施加了电源后迅速地输出LO电平。
其后，电源开关完全地导通，估计假想电源线VSSM的电位为 0V的情况，在时刻T12处使控制信号CLKA为HI电平。由此，将 非易失电路NVC的数据写回到节点Q和Qb，来决定输出。其后，在 控制信号CLKA为LO电平后，在时刻T6处使RSTR信号为LO电 平，使RSTRb信号为HI电平。在此，因为RSTR信号为LO电平、RSTRb信号为HI电平的状态是在对节点Q和Qb的写入中选择扫描 输入侧的情况，故也可在扫描时预先使RSTR信号为LO电平，使 RSTRb信号为HI电平，除此以外，使RSTR信号为HI电平，使RSTRb 信号为LO电平来进行RSTR信号和RSTRb信号的控制。时刻T5与 T6的间隔必须是电源开关完全地导通的充分的间隔。因此，使用来自 电源开关控制器的认可信号等来控制即可。
其后，如时刻T7、 T8所示那样，实现在时钟的上升沿处取入数 据那样的现有的读出放大器型触发器的通常工作。
利用该结构，在几乎不使读出放大器型触发器的特性恶化的情况 下设置了电源关断时的数据保持机构，通过将该读出放大器型触发器 应用于系统LSI,具有可用低成本来实现电源关断时的数据保持的效 果。
图23(a) 、 (b)中示出了至信息保持电路要素SEC的信息保 持电路用电源VSS一SIG的连接的变形例。在此，在此，所谓信息保持 电路要素SEC，是在图11、图13、图15、图18、图20、图21的各 图中由信息保持电路用电源VSS_SIG供给电源的电路要素的总称，包 含非易失电路NVC或时钟反相器CINV1 (图11)等。图23 (a)是 利用RSTR信号和RSTRb信号转换对信息保持电路要素SEC的电源 供给、即转换假想电源线VSSM与信息保持电路用电源线VSS_SIG 的例子。由此，在打算对信息保持电路要素SEC供给大电流的情况下， 通过能从假想电源线VSSM进行电源供给，具有可得到所希望的大电 流的效果。例如，在图18 (a)中示出的脉冲锁存电路的情况下，脉 冲发生部PG1需要较大的电流，但通过使用这样的结构，可供给脉冲 发生部PGl的工作时所必要的充分的工作电流，进而具有不引起速度 恶化那样的效果。当然，由于在保持信息的情况(待机时)下只需要 微小电流就可以了 ，故连接到信息保持电路用电源线VSS一SIG上以实 现^氐功耗电流。
图23 (b)是用RSTRb信号对假想电源线VSSM和信息保持电 路用电源线VSS一SIG的连接进行导通、截止控制的变形例。在需要大
电流的情况下,与假想电源线VSSM连接以得到所希望的大电流，在 待机时利用信息保持电路用电源线VSS—SIG接受微小电流的供给，具 有能实现低功耗化的效果。
在这2个变形例中，示出了利用RSTR信号和RSTRb信号进行 了控制的例子，但也可用与这些信号不同的另外的独立信号线来控制。 此时，在图9的单元图中附加1条独立信号线。在用独立信号线控制 的情况下，虽然引脚数增加了，但由于能与RSTR信号独立地进行电 流控制，故也可在工作时进行信息保持电路用电源VSS_SIG —侧的电 源关断，保持于较高的阻抗状态。由此，具有能实现更低的功耗的效 果。
图24是在实施图23中示出的信息保持电路用电源VSS一SIG的 控制时使用脉冲锁存电路并用1条控制信号线NVCTL进行控制的情 况的实施例，是图18(a)中示出的脉冲锁存电路的变形例。在该例 中，以使用RSTRb信号并在控制信号RSTRb-LO时实现非易失性 控制为前提。在使用了图23 (b)的电路的情况下，如果这样做，则 控制信号线有l条就够了。此时的工作相当于将RSTR信号改变为作 为其反相信号的RSTRb信号。即使在该情况下，也同样地控制其它 的信号的工作和相互关系即可。此外，在图23(a)中，即使使RSTRb 信号与RSTR信号的连线相反，也能实现所希望的非易失性控制，这 一点是4艮明白的。
图25示出了信息保持电路用电源VSS一SIG的生成例。在该例中， 为了在待机时实现更低的功耗，能以动态方式控制信息保持电路用电 源VSS—SIG的值。图25 (a)的至信息保持电路用电源线VSS_SIG 的路径采取了分别使用GATE1信号和GATE2信号能选择经N型 MISFET MNTC1和电压源连接到地GND的路径和只经N型MISFET MNTC1连接到地GND的路径的结构。如该图中所示，希望使用I/O 电路用的栅绝缘膜的膜厚厚的MISFET作为控制用晶体管。此外，图 25 (b)是利用二极管连接实现了图25 (a)的电压源的例子。图25 (c)是利用釆用了参照电压发生电路VREF的恒定电压发生电路供
给恒定电压的电路例。
图26是示出将图25中示出的VSS—SIG生成方法应用于图11中 示出的主从型锁存电路的情况的工作波形的图。其特征在于在从时 刻T9至时刻T10的期间内将信息保持电路用电源VSS一SIG的值控制 于中间电平。希望将时刻T9控制在完全地进行了电源关断之后，关 于时刻T10,希望在进入电源接通工作之前返回到0V电平。这是为 了防止在电源被关断、施加时内部电路工作、其噪声的影响进入信息 保持电路用电源VSS一SIG中、非易失电路NVC的保持数据被破坏。 在时刻T9处将在时刻T3处关断了电源后由电源开关控制器等生成 的、表示电源完全被关断的情况的信号(认可信号等)控制成原来的 状态即可，为了知道时刻TIO，可采取下述的方法减小图25(a) ~ (c )的驱动器MNTC2的驱动力，对信息保持电路用电源线VSS_SIG 的基底电位为某个阈值以下的时间进行检测，在等待了该时间的几倍 的时间后，实施使电源开关导通的控制。
再者，本发明通过使用2种以上的晶体管，实现了进一步的高速 化和低功耗化。图27是图11中生成的主从型锁存电路的变形例。该 结构例的特征在于，在通常工作时工作的主从型锁存电路中使用了低 阈值电压的MISFET和使用了该MISFET的逻辑门LVTINV或传输 门LVTTMG。由此，可高速地进行通常工作。另一方面，通过在待 机时必要的电路中使用高阈值电压的MISFET和使用该MISFET的 逻辑门HVTINV或传输门HVTTMG，可将漏泄电流抑制得较小。再 者，如果加厚构成待机时必要的电路(INV1 、 CINV1 、NVC )的MISFET 的栅绝缘膜的膜厚，则具有也能削减栅漏泄电流的效果。
此时，在栅绝缘膜的膜厚的选定时，希望以SRAM为基准。对 于SRAM的存储单元来说，预期栅漏泄电流也成为今后的问题。例如， 在核心侧的EOT(等效绝缘膜厚)约为1.5nm的情况下，通过按EOT 加厚SRAM的栅绝缘膜的膜厚至约2.0nm~2.2nm，可急剧地减小流 过SRAM的栅漏泄电流。这是因为，EOT每加厚0.2nm，栅漏泄电 流就减少l个数量级。因此，在用实现这样的SRAM那样的多栅绝缘
膜工艺(多TOX工艺)制造的系统LSI中，如果使用在该SRAM中 使用的膜厚的MISFET来构成非易失FF的信息保持部分(INV1、 CINV1、 NVC)，则可实现低漏泄电流的非易失FF而不对系统LSI 附加新的工序，这是较为理想的。
再有，这样的变形也可应用于图18的脉冲锁存电路或图21的读 出放大器型触发器电路。关于这一点，或是在信息保持电路要素SEC 以外的电路中使用低阈值的MISFET，或是使信息保持电路要素SEC 的晶体管的栅绝缘膜的膜厚与SRAM的栅绝缘膜的膜厚为同样即可。
图28是在非易失电路NVC中附加了电容元件的例子。附加电容 元件的原因是为了提高非易失电路NVC中的对抗因中子线或宇宙线 引起的软错误的性能等的各种噪声容限。特别是因为在实施图25和图 26中示出的信息保持电路用电源VSS一SIG的控制、降低待机时的电 源电压的情况下软错误的影响变得显著。将这些电容元件连接在图 11、图13、图15、图18、图20、图21的非易失电路NVC的NV、 NVb节点间。在此只示出了 2级反相器的锁存电路，但即使如图11 等那样利用时钟反相器构成了这些锁存电路，即使具备开关用 MISFET，也可同样地适用。图28 (a)是在节点NV与节点NVb之 间设置了电容元件的例子，图28 (b)示出了其实现形态。通过如图 28 (b)所示那样在两个方向上将MISFET作为电容元件来连接，由 于与NV、 NVb的值相对应，任一个MISFET总是作为电容元件起作 用，故可进行稳定的工作。
图28 ( c )是至信息保持电路用电源线VSS一SIG的电容耦合的例 子。由于假想电源线VSSM在电源接通、关断时的噪声或工作时的噪 声较大，故作为耦合的对方是不合适的，希望进行至信息保持电路用 电源线VSS_SIG的电容耦合。如果该电容元件使用N型MISFET, 将N型MISFET的栅连接到节点NV与节点NVb上，将源和漏连接 到信息保持电路用电源线VSS_SIG上，则可实现这一点。在使用P 型MISFET的情况下，使栅、源和漏的连接相反。此外，图28(d) 示出了至高电位侧电源VDD的耦合。如果该电容元件也使用N型MISFET，将N型MISFET的栅连接到高电位侧电源VDD上，将源 和漏连接到节点NV与节点NVb上，则可实现这一点。在使用P型 MISFET的情况下，使栅、源和漏的连接相反即可。通过应用上述方 面，具有提高抗软错误的性能的效果。
再有，在关断高电位侧电源VDD的情况下，以避免至在单元中 被布线的假想电源线VDDM的耦合的方式设置电容元件即可。
图29示出实现本发明用的标准单元的布局例。示出了具有9个 最小布线宽度的金属单元高度的所谓的9栅格单元。在该例中，示出 了具有横跨笫0道和第1道的VSSM布线和横跨第8道和第9道的 VDDM布线的例子。在使用这样的粗的宽度的金属作为电源线的情况 下，根据曝光显影的条件，也必须扩展空间，在较多的情况下，第2 道和第7道的布线是禁止的。因此，在该例中，将第3道、第4道、 第5道分配给单元内布线。第6道被分配作为单元间布线路径。
为了说明单元内的晶体管的布线结构，在该图中示出了 2个反相 器。 一个反相器是通常的反相器(Normal Inverter)，它是利用假想 电源线VSSM进行供电的反相器。该反相器的输入端子是il，输出端 子是ol。另一个反相器是非易失性反相器(Non-Volatile Inverter ), 是利用信息保持电路用电源线VSS—SIG进行供电的反相器。该反相器 的输入端子是i2，输出端子是o2。对于通常的反相器来说，2个电源 (VDD和VSSM )从在单元内进行了布线的电源用金属(Ml)经MO 布线层连接到扩散层(L)上。它处于该图的A-A，间，在图30(a) 中示出其剖面图。从该图可明白，2个电源与电源布线进行了连接。 再有，在该图中，示出了从第2金属(M2)取出端子的例子，此外， 假定衬底电源在通常的反相器和非易失性反相器中是相同的。在通常 的反相器和非易失性反相器中也可分开地构成衬底电源，但此时必须 进行衬底电源的分离用的阱分离，面积效率下降了。
在此，筒单地说明剖面结构。该例示出了在P型衬底PSUB上作 成深的N型的阱DNW并在其上形成P型阱PW、 N型阱NW的所谓 的3重阱结构，其中，在P型阱PW中形成N型MISFET,在N型
阱NW中形成P型MISFET。在采用这样的衬底结构的情况下，可控 制衬底电位以进行削减漏泄电流的衬底偏置控制。如果使用衬底偏置 控制，则通过在待机时在N型MISFET的情况下使衬底电压比N型 MISFET的源电压低、在P型MISFET的情况下使衬底电压比P型 MISFET的电源电压高，可有效地增加阈值电压(绝对值)以削减漏 泄电流。在本发明中，如果实施与待机时有关的衬底偏置控制，可进 一步实现低功耗化。当然，虽然在此未图示，但也可适用于不设置N 型阱DNW的所谓的2重阱结构。
在将输出Ol共同连接到P型MISFET和N型MISFET的扩散 层上后，经通孔VIA连接到金属布线M1、 M2上。这相当于图29的 B-B，，在图30 (b)中示出了其剖面图。
另一方面，其特征在于非易失性反相器从上述VDD电源布线 起经由M0连接到VDD —侧的电源上，但接地侧从位于单元高度的 大致中央的VSS一SIG引脚起进行了布线。在该图中，这相当于C-C，， 在图31 (a)中示出了其剖面图。从该图可明白，但N型MISFET 的源没有与假想电源线VSSM连接。在将输出02共同连接到P型 MISFET和N型MISFET的扩散层上后，经通孔VIA连接到金属布 线Ml、 M2上。这相当于图29的D-D，，在图31 (b)中示出了其 剖面图。
图32是第1区域AE1的布局图。对周围电源干线进行布线，使 其包围第1区域AE1。在此，对电源线VDD、电源线VSS、假想电 源线VSSM和各种控制信号进行布线。如果在图32的电源环形区域 PR1 ~ PR8之下偏置备用控制电路STBYC等，则可有效地利用面积。 将金属第l层的电源干线配置成在x方向上延伸，因为区域PR4和区 域PR8位于单元行的两端，故如果设置电源关断用的MISFET,则是 比较合适的。由于电源关断用的MISFET需要大的电流供给能力，故 希望作为多个MISFET来布局。此外，希望在处于电源环形区域的4 角的区域PR1、 PR3、 PR5、 PR7之下对电源开关控制器、图25 ( a ) ~ (c)中生成的VSS SIG生成电路、生成非易失电路NVC的控制信
号组的NVCTL控制电路等进行布局。
此外，在图32中示出了在纵方向上对进行电源增强的金属第2 层的电源线MW1至MW9进行了布局的例子。在该图中，作为在y 方向上延伸的电源干线组(称为r纵干线组」)描述了 3条电源线(电 源线VDD和VSS以及假想电源线VSSM),但不特别限定于3条。 再者，作为实际的布局，可横跨多层对各种电源进行布局，也可只在 一个布线层(例如M2层)中对这些电源进行布局。
在自动配置布线中，如果为了对纵干线进行布局而使用只对纵干 线进行了布局的单元CEL1作成以等间隔来配置的结构，则布局变得 容易。 一般来说，在该单元CEL1中未作成MISFET，只对电源干线 进行布局。
在此，如果只使用备用控制电路STBYC的单一驱动器来驱动本 发明的数目多的非易失FF的控制信号NVCTL，则有时不能充分地得 到驱动力。在该情况下，如果在单元CEL1内设置中继緩冲器，则是 较为合适的。这是因为，由于在该单元CEL1中能对常时地供给电源 的电源线VSS进行布线，则可设置在待机时也能工作的驱动器。关于 该驱动器的布局，在图29的布局中象非易失性反相器的NMOS源侧 连线那样进行连线即可。
在图33中示出应用了本发明的LSI芯片的结构例。作为LSI芯 片，示出了应用于信息处理装置、特别是微处理器的情况的框图。希 望在单一半导体衬底上形成LSI芯片(系统LSI)。
对于系统LSI来说，作为能独立地控制电源的区域，有第1区域 AE1、第2区域AE2、第3区域AE3。第1区域AE1包含外围电路模 块IP1、 IP2、系统总线SYSBUS、时钟发生电路CPG，利用电源开 关SW1控制电源的供给。希望全部用非易失FF构成该第1区域AE1 内的触发器或锁存电路，但也可只用非易失FF构成在状态保持中必 要的最低限度的触发器或锁存电路。其次，第2区域AE2包含内部存 储器URAM,利用电源开关SW2控制电流的供给。最后，在第3区 域AE3中包含备用控制电路STBYC ，只要对系统LSI进行电源供给，
就常时地供给电源。在此，将电源开关SW1和SW2配置在接地电位 VSS与各区域间，控制了电流的供给，但当然也可配置在工作电位 VDD与各区域间。特别是，在设置降压电路的情况下，也可使降压电 路具有电源开关的功能。此外，也可配置在接地电位VSS与各区域间 和工作电位VDD与各区域间这两者中。
CPU控制系统LSI的整体。外围电路模块IP1是CPU传送命令 时不是必须的外围电路模块，例如MPEG加速器。外围电路模块IP2 是CPU传送命令时为必须的外围电路模块，例如是总线启动控制器。 系统总线SYSBUS包含连接包含CPU的各电路的未图示的数据总线 和地址总线。时钟发生电路CPG接受从外部供给的时钟信号RCLK， 发生内部时钟信号ICLK。将内部时钟信号ICLK供给各电路模块， 系统LSI按照内部时钟信号ICLK来工作。内部存储器URAM具有 大的容量，保持现在处理的数据等必要的信息。在图33的结构例中， 将笫1区域AE1中包含的各电路模块归纳起来配置，将第2区域AE2 中包含的各电路模块归纳起来配置。通过以这种方式配置，由于可对 多个电路模块共同地设置电源开关SW1、 SW2，故可减小面积。此外， 也可将在图33中在第1区域AE1中配置的外围电路模块作为能分别 独立地进行电源关断的区域来构成。此时，由于只要在每个模块中不 使用就能实施电源关断控制，故即使CPU在工作中也能实施非工作的 外围电路模块的电源关断，具有能削减工作时的漏泄电流的效果。
在本发明的利用了非易失FF的备用模式(r第1备用模式 STBY1J )中，将电源开关SW1定为截止状态，在导通状态下维持 电源开关SW2。由此，由于关断对处理器CPU、外围电路模块IP1、 IP2、时钟发生电路CPG的电源供给，故能减少消耗电流。此时，由 于对第1区域AE1内的全部的非易失FF供给电源，故可继续保持其 信息。
以下说明转移工作。用非易失FF保持第1区域AE1内的内部信 息。此外，根据需要使高速緩存的数据等退避到内部存储器URAM中。 非易失FF利用第3区域AE3的备用控制电路STBYC接受电源和控
制信号的供给。其后，利用电源开关控制信号swi-c使电源开关
SW1成为截止状态，停止对第1区域AE1中包含的电路模块的电流 的供给。由于在在导通状态下维持电源开关SW2，故对第1区域AE1 内的非易失FF和第2区域AE2内的电路模块供给电流，保持了系统 LSI的内部信息。由此，通过根据来自外部的中断要求将非易失FF 的信息或在内部存储器URAM中保持的信息复归到第1区域AE1内 的规定的电路中，可进行来自第l备用模式的复归时的中断处理。在 存在中断要求的情况下，如在图ll和图12等中已说明的那样，备用 控制电路STBYC使电源开关SW1成为导通状态，在对第1区域AE1 供给了电流后，通过在非易失FF的输出中反映在非易失FF的非易失 电路NVC中保持了的数据，使第1区域AE1的随机逻辑复归到电源 关断前的状态。在有退避到内部存储器URAM中的数据的情况下， 将已退避的系统LSI的内部信息复归到第1区域AE1中。
由于该工作与伴随OS等的软件的启动的复位处理相比可在短时 间内进行，故与丧失内部信息的U备用模式相比，可高速地复归。再 有，说明了使内部信息退避到内部存储器URAM中的例子，但也可 退避到外部存储器中。
此外，在系统LSI中，也可合并使用其它的备用模式、例如现有 的软件备用(称为r第2备用模式STBY2」)或U备用(称为r第3 备用模式STBY3J )。由此，可根据系统LSI的使用状态灵活地设定 低电流模式。在图34中示出各模式的表。
第l备用模式STBY1是关断第1区域AE1的电源、在第2区域 AE2中停止被供给电源的时钟的状态。由于第1区域AE1的内部信息 能用非易失FF来保持，故内部信息是非易失性的，可在来自外部的 中断处理中复归。因此，复归时间考虑与电源开关的工作时间并行地 进行的时钟再次开启为止的时间即可，可在约几百微秒的时间内复归。 通过设定备用控制电路STBYC的模式设定寄存器STBCR来实现至 第l备用模式的转移。在第l备用模式中，由于第1区域AE1的大部 分的电路的电源被电源开关关断，故可将消耗电流抑制为约100微安。
对于第2备用模式STBY2来说，虽然施加了第1区域AE1、第 2区域AE2、第3区域AE3全部的电源，但停止了对第1区域AE1 和第2区域AE2的时钟信号的分配。因此，由于第1区域AE1和第2 区域AE2的电路模块不工作，故能大致以晶体管的漏泄电流的功耗来 待机。此时，由于也继续保持内部信息，故内部信息成为非易失性的。 此外，关于复归时间，由于如上所述能用中断处理来复归，故大约是 时钟再次开启的时间就可以了，能在约几百微秒的时间内复归。至该 模式的转移也通过备用控制电路STBYC的模式设定寄存器STBCR 来实现。
第3备用模式STBY3是关断第3区域AE3以外的全部的区域的 电源的模式，虽然消耗电流约为IO微安，但由于内部信息是易失性的， 故只能用复位工作来复归，与复归有关的时间需要约几百微秒、至该 模式的转移也通过备用控制电路STBYC的模式设定寄存器STBCR 来实现。
如从图34的表中可读到的那样，因为第1备用模式STBY1与第 2备用模式STBY2只是消耗电流的差别，故也可将第l备用模式与第 2备用模式归纳为一个低电流模式。此外，在通常工作时对第1区域 AE1、第2区域AE2、第3区域AE3的全部供给电源和时钟信号，在 电源截止时，关断电源的供给。
备用模式能与在此示出的各种模式组合起来。此时，在该组合中， 系统LSI的结构也以必要的程度发生变形。例如，如果是没有笫3备 用才莫式的系统LSI,则去掉图33的第3区域AE3，在第3区域AE3 的区域中设置第2区域AE2的电路模块。此外，也可作成利用系统 LSI的外部的电源控制电路代替系统LSI内部的电源开关来关断电源 的结构。再者，不是由一个备用控制电路STBYC来控制第1区域AE1 的全部的非易失FF，也可在每个模块中设置备用控制电路。
图35是示出各模式间的转移的图。通过使电源导通，从电源截 止模式转移到通常工作模式。相反，通过使电源截止，从通常工作模 式转移到电源截止模式。
利用寄存器STBCR的设定来实现从通常工作模式至第3备用模 式STBY3的转移。相反，利用复位来实现从第3备用模式STBY3至 通常工作模式的转移。通过使电源截止来实现从第3备用模式STBY3 至电源截止模式的转移。
利用寄存器STBCR的设定来实现从通常工作模式至第1备用模 式STBY1的转移。相反，利用外部中断或复位来实现从第1备用模 式STBY1至通常工作模式的转移。通过使电源截止来实现从第1备 用模式STBY1至电源截止模式的转移。
利用寄存器STBCR的设定来实现从通常工作模式至第2备用模 式STBY2的转移。相反，利用外部中断或复位来实现从第2备用模 式STBY2至通常工作模式的转移。通过使电源截止来实现从第2备 用模式STBY2至电源截止模式的转移。
在图36中示出了控制至各种备用模式的转移、复归的备用控制 电路STBYC的结构。最初，说明将本发明的非易失FF应用于必要的 最低限度的触发器和寄存器的情况。为了进行内部寄存器的读写，将 系统总线SYSBUS连接到备用控制电路STBYC上，此外，输入中断 要求信号IRQ、复位信号RST、时钟信号RCLK。备用控制电路STBYC 的输出是非易失控制信号NVCTL、信息保持电路用电源VSS一SIG、 在来自第2备用模式的复归后对CPU通知中断的中断信号INTR、复 位后的CPU执行开始地址RST-VEC、第1区域AE1的复位信号 RST1和电源开关SW1的控制信号SW1 - C、第2区域AE2的复位信 号RST2和电源开关SW2的控制信号SW2-C。再有，在图33中将 中断信号INTR直接连接到CPU上，但也可经中断控制器等与CPU 连接。
备用控制电路STBYC具有备用模式控制寄存器STBCR和引导 地址寄存器BAR作为能从系统总线SYSBUS进行读写的寄存器。利 用译码器来控制来自系统总线SYSBUS的读写操作。备用模式控制寄 存器STBCR保持与现在的备用模式对应的值。此外，从系统总线 SYSBUS的对备用模式控制寄存器STBCR的写入成为至对应的各低
电流模式的转移要求。在此，将备用控制电路STBYC构成为控制至 第1备用模式、第2备用模式、第3备用模式的转移或来自这些模式 的复归。也可通过CPU对时钟发生电路CPG直接指示时钟停止来实 现至第l备用模式的转移或复归。
引导地址寄存器BAR在从第2备用模式复归并解除复位时保持 CPU最初执行的命令的地址。再有，在该例中，利用对备用模式控制 寄存器STBCR的写入来供给至第2备用模式的转移要求。但也可利 用休眠命令或备用命令等的专用命令的利用或备用模式控制寄存器 STBCR与专用命令的组合来要求转移。此时，通过CPU经未图示的 休眠要求响应线将转移要求传递给备用控制电路STBYC，可实现这一 点。
在备用控制电路STBYC中包含的同步化电路SYNC使来自芯片 外部的中断要求信号IRQ与外部时钟信号RCLK同步。电流模式控 制顺序电路STBYC-FSM判别备用模式的转移、复归的必要性，如 果需要的话，就输出转移、复归的序列。输入是备用模式控制寄存器 STBCR的值、中断要求信号IRQ、表示在转移、复归时的序列中执 行了哪个步骤的状态保持寄存器STATE,输出是备用控制电路 STBYC的输出、表示现在是否为第2备用模式的第2备用模式信号 STBY2-MODE。
在接受来自外部的中断要求信号IRQ并从第2备用模式复归时， 在将退避到内部存储器URAM或外部存储器中的信息返回到CPU等 的第1区域AE1中存在的各电路模块中后，必须进行与中断要求信号 IRQ对应的中断处理。通过执行规定的命令来进行该中断处理。因而， 在从第2备用模式复归时，必须保持存储了在复归后最初应执行的命 令的存储器的地址。因此，作成了下述的结构设置保持存储了在复 归后最初应执行的命令的存储器的地址用的引导地址寄存器BAR，在 转移到第2备用模式时在引导地址寄存器BAR中设定执行开始地址。 再有，也可使从第2备用模式复归时的执行开始地址总是相同的。此 时，也可用硬件来构成而省略至第2备用模式的转移时的执行地址的
设定。按照图36的结构，通过设置引导地址寄存器BAR，软件作成 者可自由地设定复归后的执行开始地址，可在存储器空间的任意的位 置上配置第2备用模式复归时必要的程序。
与此不同，由于来自第3备用模式的复归总是复位处理，故最初 执行引导地址INIT-VEC。在图36的结构中，作成了下述的结构 设置选择器SEL1，从电流模式控制顺序电路STBYC-FSM输出第2 备用模式信号STBY2-MODE，选择在引导地址寄存器BAR中存储 了 CPU执行开始地址RST-VEC的地址和通常复位时的引导地址 INIT-VEC的某一个。由此，在为了从笫3备用模式复归而进行复位 处理时，输出引导地址INIT-VEC,只在从第2备用模式的复归时从 引导地址寄存器BAR中保持的地址执行命令。再有，对于从第1备 用模式的复归来说，在开始供给了内部时钟信号后，与通常工作模式 时的中断处理同样地从与中断要求IRQ的种类对应的地址读出命令。
此外，在图36的结构中，采取了由备用控制电路STBYC决定 从第2备用模式或第3备用模式复归时的执行开始地址并将其输入到 CPU中的结构。与此不同，也可采取在CPU中设置保持复归后的执 行开始地址的寄存器、使用非易失FF并用硬件对该寄存器进行退避 恢复的结构。
以上叙述了部分地采用了非易失FF的情况的备用控制电路 STBYC的结构，但也可用非易失FF置换在第1区域AE1中包含的 全部的FF和寄存器。在用这样的系统中，在因中断导致的复归时， 由于全部保持了 CPU (电路模块)内的信息，故没有必要在CPU执 行开始地址RST-VEC中写入值。因而，在这样的系统中，可去掉选 择器SEL1来构成引导地址寄存器BAR。
使用图37和图38，说明至第2备用模式STBY2的转移和至通 常工作模式NORMAL的复归的序列。首先，图37是从通常工作模式 至第2备用模式STBY2的转移的序列。在循环C1-1中，从系统总 线SYSBUS在备用模式控制寄存器STBCR中写入意味着第2备用模 式的值STBY2。备用控制电路STBYC在循环Cl-2中读出该值，在
循环CI - 3中通过系统总线SYSBUS使才莫块停止信号MSTP为r 1 J ， 停止对第1区域AE1的时钟供给。其次，在循环Cl-4中使第2备 用模式信号STBY2-MODE和非易失控制信号NVCTL为「1」，使 在第1区域AE1中存在的模块内的触发器的信息退避到非易失FF的 信息保持部中。其后，通过使认可信号NVACK为「1J ，对电流模 式控制顺序电路STBYC-FSM通知非易失控制信号NVCTL结束了 控制全部的非易失FF的情况。在循环Cl-5中，检测出认可信号 NVACK为「1J的情况，在循环Cl-6中电流模式控制顺序电路 STBYC - FSM实施使电源开关SW1的控制信号SW1 - C为r 0 J的 控制。其结果，第1区域AE1的电源被关断，第1区域AE1的接地 电平VSSM1逐渐地上升。利用控制信号SW1 - C完全为r 0 J这一点 来检测出电源开关SW1完全被关断，用ACK1信号将这一点通知电 流模式控制顺序电路STBYC - FSM。在循环Cl - 7中，电流模式控 制顺序电路STBYC-FSM检测出ACK1信号为「0」的情况，其后， 电流才莫式控制顺序电路STBYC-FSM实施使非易失FF的信息保持 电路用电源VSS—SIG为非易失电路的低漏泄电流化用的电压控制。此 时，通过用ACK^VSIG信号将信息保持电路用电源VSS—SIG处于电 压控制状态这一点传递给电流模式控制顺序电路STBYC-FSM，电 流模式控制顺序电路STBYC - FSM可掌握非易失FF的状态。由此， 既可用非易失FF从电压导通状态起保持信息，又可结束电源关断用 的转移。
图38是利用中断从第2备用模式起复归的序列。在循环C2-l 中发生中断，中断要求信号IRQ为r 1 J ,备用控制电路STBYC在 在循环C2-2中受理该信号，在认定第2备用模式复归后的中断要求 INTR的同时，实施使信息保持电路用电源VSS一SIG的电压的电压电 平返回到地的工作。在循环C2-3中电流模式控制顺序电路STBYC -FSM检测出ACK一VSIG信号为「0」的情况，受理信息保持电路用 电源VSS—SIG为0V这一点。在接受了 ACK—VSIG信号为r 0 J这一 点后，电流模式控制顺序电路STBYC-FSM在循环C2-4中使电源
开关SW1的控制信号SW1 -C为r 1 J ，接通第1区域AE1的电源。 由此，将第1区域AE1的接地电平VSSM1朝向0V驱动。其后，如 果检测出电源开关完全导通这一点而ACK1信号为「IJ ，则电流模 式控制顺序电路STBYC-FSM在循环C2-5中受理ACKl信号为r 1 J 这一点。通过使NVCTL为「0J来实施使退避到非易失FF的非易电 路中的数据返回到原来的锁存电路部中的工作，但在循环C2-6中开 始这个工作。通过非易失控制信号NVCTL完全为「0」来判别全部的 非易失FF的数据复归，通过使认可信号NVACK为「0」，将这个情 况传递给电流模式控制顺序电路STBYC - FSM。在循环C2 - 7中电 流模式控制顺序电路STBYC - FSM检测出认可信号NVACK为r 0 J， j吏才莫块停止信号MSTP为r 0 J而再次开启内部时钟信号ICLK， CPU 的工作从循环C2-8起开始。此时，CPU执行开始地址RST-VEC 的值是在引导地址寄存器BAR中存储了的地址，CPU的工作开始地 址不是引导地址INIT-VEC，而是在引导地址寄存器BAR中存储了 的地址。其后，在循环C2-8中使第2备用模式信号STBY2-MODE 为「0」，，将备用模式控制寄存器STBCR的值更新为表示通常工作 模式的r NORMAL J，结束复归。
在图33的结构中，即使转移到第2备用模式，在不进行电源关 断的第2区域AE2中有内部存储器URAM，在内部存储器URAM中 存储了的数据即使在第2备用模式中也被保持。因此，在以必要的最 低限度的数目安装非易失FF的情况下，可使用内部存储器URAM对 不进行由非易失FF导致的退避、恢复的外围电路模块的寄存器进行 退避、恢复。首先，通过在对指示至第2备用模式的转移的备用模式 控制寄存器STBCR的写入以前执行将打算进行退避/恢复的寄存器的 值传送到内部存储器URAM那样的程序，可进行寄存器值的退避。 此时，为了在复归到通常工作模式时恢复寄存器的值，传送到在引导 地址寄存器BAR中设定了的地址中恢复内部存储器URAM的值的寄 存器的程序是必要的。再有，对于在第2备用模式中没有必要保持值 的寄存器来说，就不需要这些退避、恢复处理。因此，在打算更高速
地从第2备用模式复归的情况下，可减少进行退避、恢复的寄存器的 数目。
图39示出了非易失FF的又一种结构。采取了在主从型锁存电路 的主锁存电路中设置非易失电路NVC的结构。此外，在该结构中， 使用差分放大器进行电源关断时的至非易失电路NVC的数据写入。 作为与图10的主从型锁存电路的变更点，附加了 2级反相器的环，包 含预充电控制晶体管MN20、均衡晶体管MP22的非易失电路NVC、 写入用晶体管(MP20、 MP21)、写回用晶体管(MN23、 MN24)、 写回控制晶体管(MN21、 MN22)、信息保持电路用电源VSS_SIG、 至非易失电路NVC的写入控制信号STR和从非易失电路NVC对主 从型锁存电路的数据写回信号RSTR。
使用图40说明图39的非易失FF的工作。在控制信号STR和控 制信号RSTR都为LO电平、假想电源线VSSM为地电平(OV )的情 况下，可进行通常工作。此时，主从型锁存电路在时钟信号CLK的 上升沿处将输入数据D取入到主锁存电路中，传递给后级的输出Q。 再有，在控制信号STR为LO电平的情况下，预充电控制晶体管MN20 截止，均衡晶体管MP22导通，再者，由于与主锁存电路的互补节点 nl、 /nl的值相对应，晶体管MP20、 MP21的某一个导通，故将节点 nl、 /nl预充电到电源VDD。如果时钟信号CLK为LO电平，则用 从锁存电路保持数据，保持对后级的输出Q。在该图中，示出了在时 刻Tl处输入D变化、在时刻T2的上升沿处输出输入数据的例子。用 实线示出的是输入从LO变化为HI的情况，虚线是输入从HI变化为 LO的情况。
其后，实施在电源关断中具备的序列。首先，在时刻T3处停止 时钟，但在此由于将主锁存电路定为锁存状态，故时钟信号CLK在 HI处停止。即，与在从锁存电路中设置非易失电路NVC的情况是反 相的。其后，在时刻T4处使锁存数据退避到非易失电路NVC中。通 过使控制信号STR为HI电平可实施这一点。如果控制信号STR为 HI电平，则在时刻T4，处结束预充电，接受图39的晶体管MP20、
MP21的某一个导通、另一个截止的状态，将数据退避到2级反相器 的锁存电路中。例如，对于输入D为HI的情况，由于晶体管MP20 导通、晶体管MP21截止，故节点nl为HI，节点/nl为LO。其后， 在时刻T5处实施电源关断控制。在此，定为切断地侧的电源。再者， 为了削减漏泄电流，在时刻T6处控制信息保持电路用电源VSS—SIG 的电压电平(例如，在电源VDD为1.2V时，将电压电平提高到比 OV大而在约0.6V以下的电压值)。由此，具有可进一步削减备用时 的漏泄电流的效果。再有，图中用虛线示出的波形表示输入数据D为 LO的情况。
其次，说明使电源复归的序列。在时刻T7处实施使信息保持电 路用电源VSS—SIG的电平返回到0V的控制，实施接受信息保持电路 用电源VSS—SIG成为0V这一点并使非易失电路NVC的数据返回到 原来的主锁存电路的控制。首先，进行在主锁存电路中写入非易失电 路NVC的数据的准备。即，通过在时刻T8处^(吏控制信号RSTR成为 HI电平，通过图39的写入控制用晶体管(MN21、 MN22)导通来实 现，由于与非易失电路NVC的保持数据相对应，写入晶体管(MN23、 MN24)的某一个成为导通状态，故将主锁存电路的互补节点nl、 /nl 的某一个驱动为LO电平，实现数据的复归。
通过使假想电源线VSSM成为LO电平来实现对主锁存电路的写 回。在时刻T9处使假想电源线VSSM朝向0V变化，开始控制，根 据非易失电路NVC的数据，写回锁存数据。其后，接受假想电源线 VSSM成为LO电平这一点，在时刻T10处4吏控制信号RSTR成为 LO电平，在时刻T10处使控制信号STR成为LO电平，对非易失电 路NVC进行预充电。其后，如果使时钟信号CLK工作，则实现如通 常那样的工作。
说明在主锁存电路一侧表示电源关断时的信息的优点。 一般来 说，构成主锁存电路的晶体管的尺寸比构成从锁存电路的晶体管的尺 寸小。由于从锁存电路起必须驱动后级的负载，故不需要与该负载对 应的晶体管尺寸。为了削减漏泄电流，希望用小的晶体管尺寸构成保
持电源关断时的数据用的电路部(信息保持部)，但有时如果本体的 锁存电路的晶体管尺寸大则信息保持部的尺寸也不得不大。在作为
LSI系统时钟信号CLK为HI而能转移到备用模式的情况下，通过在 晶体管尺寸比较小的主锁存电路一侧设置信息保持部，可减小信息保 持部的晶体管尺寸，提高了漏泄电流的削减的效果。
再有，即使在从锁存电路中设置非易失电路NVC的情况下，也 能在对非易失电路NVC的写入中使用差分放大器。此时，使电源关 断时的时钟CLK-LO即可。
图41示出非易失FF的又一例，在控制信号线为一条这一点上与 图39的例子不同。因而，可同时实施非易失电路NVC与主锁存电路 之间的信息退避和复归。基本的控制方法与图40是同样的。使用图 42来说明。如果控制信号STR为HI，则在图41的非易失电路NVC 中写入信息。通过根据该写入了的数据有选择地作成至主锁存电路的 OV —侧的路径，非易失电路NVC和主锁存电路处于能保持同 一数据 的状态。如果在该状态下截止电源，则主锁存电路的数据消失了，但 由于确保了至VSSM的路径，故其次在假想电源线VSSM成为OV的 情况下，电源关断以前的数据被复归。此外，在图41的电路中，如果 使信息保持电路用电源VSS—SIG的电压电平变化，则利用VSSM电 平与VSS_SIG电平的关系，写入用晶体管(MN23、 MN24)的栅电 位上升，根据与源相当的VSSM的电位差的关系，存在某一个晶体管 成为不完全地截止的状态的可能性。但是，即使在该情况下，也只是 VSSM电平朝向VDD电平的方向的充电被加速，在保持电路本身的
效果。因此，'在不设i搬繁地进行导通、截止的使用的LSI的用途、中， 除了图42的时序图外，如果实施在图40中示出的那样的时刻T6、 T7中进行的信息保持电路用电源VSS—SIG的控制，则可进一步得到 低功耗的效果。
图41的结构的特征是控制信号线少了 1条。由于一般来说在插 入锁存电路时存在布线变得复杂的趋势，故通过设置信号线数目少的
锁存电路，可使布线变得容易，具有在工作速度和面积效率方面变得
有利的效果。此外，由于在控制信号STR为HI电平的期间内的数据 的退避、复归与电源关断的控制、VSSM电平的控制连动，故也具有 控制变得容易的效果。
本发明涉及半导体集成电路装置，特别是可应用于要求低功耗的 系统LSI或微处理器。
权利要求
1. 一种半导体集成电路装置，具有包含多个触发器和与上述多个触发器连接的多个逻辑电路且具有第1工作模式和第2工作模式的逻辑电路块；以及生成对上述逻辑电路块供给的时钟信号的时钟生成电路，其特征在于上述触发器具有其输出节点连接到上述触发器的输出节点上的第1锁存电路；其输入节点连接到上述第1锁存电路的输入节点或输出节点上的第2锁存电路；以及在上述触发器的输入节点与上述第1锁存电路的输入节点之间设置的传输门，在上述第1工作模式中，对上述第1锁存电路和上述逻辑电路供给第1工作电压，对上述第2锁存电路供给第2工作电压，上述时钟生成电路对上述传输门供给上述时钟信号，在上述第2工作模式中，停止对上述第1锁存电路和上述逻辑电路供给上述第1工作电压，对上述第2锁存电路供给上述第2工作电压，上述时钟生成电路停止对上述传输门供给上述时钟信号，在从上述第2工作模式向上述第1工作模式转移时，在上述触发器的第1锁存电路的上述第1工作电压达到了规定的电平后且在对上述传输门开始供给上述时钟信号之前，在规定的期间内使上述传输门截止，在上述规定的期间中将上述第2锁存电路的数据写回到上述第1锁存电路中。
2. 如权利要求l中所述的半导体集成电路装置，其特征在于 在上述第l锁存电路的节点与上述第2锁存电路的输入节点之间具有供给上述第2工作电源的时钟反相器，在上述第2工作模式中切断上迷时钟反相器。
3. 如权利要求l中所述的半导体集成电路装置，其特征在于将在上述第1工作模式中对上述第2锁存电路的电流供给量控制 为大于在上述第2工作模式中对上述第2锁存电路的电流供给量。
4. 如权利要求l中所述的半导体集成电路装置，其特征在于 上述第2工作模式中的上述第2工作电压比上述第1工作模式中的上述第2工作电压低。
5. 如权利要求1中所述的半导体集成电路装置，其特征在于 上述第2锁存电路具有电容元件。
6. 如权利要求1中所述的半导体集成电路装置，其特征在于 上述第l锁存电路和上述逻辑电路包含第1MISFET， 上述第2锁存电路包含第2MISFET，上述第2MISFET的阈值电压的绝对值比上述第1MISFET的阈 值电压大。
7. 如权利要求l中所述的半导体集成电路装置，其特征在于 利用第l和第2电源线供给上述第1工作电压， 利用上述第1电源线和第3电源线供给上述第2工作电压， 上述第1电源线具有第1布线宽度，上述第2电源线具有第2布线宽度， 上述第3电源线具有第3布线宽度，上述第1布线宽度与上述第3布线宽度的差比上述第1布线宽度 与上述第2布线宽度的差大。
8. 如权利要求7中所述的半导体集成电路装置，其特征在于 连接上述第l锁存电路的输入节点或输出节点与上述第2锁存电路的输入节点的布线具有第4布线宽度，上述第1布线宽度或上述第2布线宽度与上述第3布线宽度的差 比上述第4布线宽度与上述第3布线宽度的差大。
全文摘要
本发明提供一种半导体集成电路装置，目的在于在电源关断时保持在此之前的信息的低功耗模式中能进行高速的复归。作为其一种方法，可考虑使用现有的数据保持型的触发器，但为此而产生增大单元等的面积的额外消耗，这是不理想的。解决手段是用比一般的电源干线细的布线形成电源关断时的数据保持用的电源线。较为理想的是，将数据保持电路的电源作为信号线来处理，在自动配置布线时进行布线。为此，在单元中预先与通常的信号线同样地设置上述数据保持电路用电源用的端子来设计。本发明的效果是，在单元中不需要多余的电源线的布局，可谋求节省面积，同时可利用已有的自动配置布线工具来设计。
文档编号H03K3/356GK101388245SQ200810171360
公开日2009年3月18日 申请日期2004年8月20日 优先权日2003年11月13日
发明者入江直彦, 水野弘之, 菅野雄介 申请人:株式会社瑞萨科技