专利名称：锁相环锁定信号的产生电路的制作方法
技术领域：
本发明涉及锁相环电路，特别是涉及一种锁相环锁定信号的产生电路。
背景技术：
锁相环(PLL, Phase Locked Loop),是一种利用反馈控制原理实现的频 率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持 同步。当参考时钟的频率或相位发生改变时，会检测到这种变化，并且通过 其内部的反^t系统来调节输出频率，直到两者重新同步，这种同步又称为锁 相，因为它的工作过程是一个自动频率或相位调整的闭合环路，所以叫锁相 环。当锁相环的输出信号与输入信号同步时，需要输出一个表示锁定的信号，
现有技术中，电荷泵型锁相环电路如图1所示，该电路包括鉴频/鉴相 器101、电荷泵102、低通滤波器103、压控振荡器104以及分频器105。其 中，鉴频/鉴相器101检测输入信号与反馈信号的相位差，如果反馈信号的相 位超前于输入信号的相位，则产生一个UP信号，如果反馈信号的相位落后于 输入信号的相位，则产生一个DOWN信号，UP或DOWN信号输入电荷泵 102,控制电荷泵102对低通滤波器103进行充电或放电，其充电或放电时间 正比于UP信号和DOWN信号的脉冲宽度，滤波器103输出电压为压控振荡 器104输出信号频率的控制电压，压控振荡器104输出信号经分频器105进 行N分频后作为鉴频/鉴相器101的一个输入信号(反馈信号)。该电荷泵型 锁相环的锁定判断一般情况下采用数字电路来实现。基本原理是利用计数器 统计一段时间内参考时钟和反馈时钟的时钟沿个数，如果连续几次统计的值 都是相同的，那么认为锁相环已经锁定。
在对现有技术的研究和实践过程中，发明人发现现有技术中至少存在以下技术缺陷现有数字锁定判断电路复杂，并且由于时钟抖动，可能产生误
判，导致锁定输出信号不够准确和稳定。
发明内容
本发明解决的问题是，提供一种锁相环锁定信号的产生电路，能够简化 电路结构，得到准确、稳定的锁定输出信号。
为了解决上述技术问题，本发明实施例提供了 一种锁相环锁定信号的产生电
路，包括电容、时钟发生单元、电荷充电单元、脉冲宽度检测单元、锁定
信号产生单元；
所述时钟发生单元，用于将输入的参考时钟生成双相不交叠时钟； 所述电荷充电单元，用于^^艮据所述双相不交叠时钟对所述电容进行充电； 所述脉冲宽度检测单元，用于检测第一控制信号和第二控制信号的高电 平脉冲宽度，根据所述第一控制信号和第二控制信号对所述电容放电，放电 电荷与第 一控制信号和第二控制信号的高电平脉冲宽度之和成线性关系；
所述锁定信号产生单元，用于在所述电容的电压大于预设值时，输出锁 相环锁定信号。
可选的，所述锁定信号产生单元为反相器或者比较器。
可选的，所述时钟发生单元具体包括时钟发生器、第一非门、第二非
门；
所述时钟发生器，用于将输入的参考时钟生成第一时钟和第二时钟； 所述第一非门，用于将输入的第一时钟生成第一反相时钟，该第一反相
时钟与所述第 一时钟构成第 一双向不交叠时钟；
所述第二非门，用于将输入的第二时钟生成第二反相时钟，该第二反相
时钟与所述第二时钟构成第二双向不交叠时钟。
可选的，所述电荷充电单元具体包括第一控制单元、第二控制单元、 第一电容；所述第一控制单元， 一端与电源连接，通过所述第一双向不交叠时钟控 制其关断，当处于关闭状态时，用于控制所述电源向所述电容充电；
所述第二控制单元， 一端与所述电容连接、通过所述第二双向不交叠时
钟控制其关断，当处于关闭状态时，用于控制所述第一电容对所述电容充电； 所述第一电容， 一端接地，另一端连接于所述第一控制单元和所述第二
控制单元之间的节点，用于对所述电容充电。 可选的，所述脉沖宽度检测单元包括
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管；
所述第 一晶体管，漏极连接于所述第二控制单元和所述电容之间的节点， 通过栅极输入的第 一控制信号控制所述电容向所述第三晶体管放电。
所述第二晶体管，漏极连接于所述第二控制单元和所述电容之间的节点， 通过栅极输入的第二控制信号控制所述电容向所述第四晶体管放电；
所述第三晶体管，漏极连接于所述第一晶体管的源极、源极接地，栅极 接所述第五晶体管的漏极，用于根据所述第五晶体管产生镜像电流；
所述第四晶体管，漏极连接于所述第二晶体管的源极、源极接地，栅极 连接于所述第五晶体管的漏极，用于根据所述第五晶体管产生镜像电流；
所述第五晶体管，用于向所述第三晶体管和所述第四晶体管提供镜像电 流源。 ，
可选的，所述脉冲宽度检测单元还包括第八晶体管、第九晶体管、第 十二晶体管、第十三晶体管；
所述第八晶体管，源极和漏极连接于所述第二控制单元和所述电容之间 的节点，栅极输入与所述第一控制信号反相的信号，用于抵消馈通到所述第 一晶体管的时钟干扰信号；
所述第九晶体管，源极和漏极连接于所述第一晶体管的源极，栅极输入 与所述第 一控制信号反相的信号，用于抵消馈通到所述第一晶体管的时钟干扰信号；
所述第十二晶体管，漏极连接所述第二控制单元和所述电容之间的节点， 栅极输入与所述第二控制信号反相的信号，用于抵消馈通到所述第二晶体管
的时钟干扰信号；
所述第十三晶体管，漏极和源极连接于所述第二晶体管的源极，栅极输 入与所述第二控制信号反相的信号，用于抵消馈通到所述第二晶体管的时钟 干扰信号。
可选的，所述脉冲宽度检测单元还包括电压跟随放大器、第六晶体管、 第七晶体管；
所述电压跟随放大器， 一端与连接于所述第二控制单元和所述电容之间 的节点，用于根据所述节点的电压，调整该电压跟随放大器输出电压；
所述第六晶体管，漏极连接于所述电压跟随放大器输出端，用于所述第 一控制信号脉冲为低电平时，向所述第三晶体管输入电流；
所述第七晶体管，漏极连接于所述电压跟随放大器输出端，用于所述第 二控制信号脉冲为低电平时，向所述第四晶体管输入电流。
可选的，所述脉冲宽度检测单元还包括第十晶体管、第十一晶体管、 第十四晶体管、第十五晶体管；
所述第十晶体管，漏极和源极连接于所述电压跟随放大器输出端，栅极输 入与所述第一控制信号反相的信号，用于抵消馈通到所述第六晶体管的时钟 干扰信号；
所述第十一晶体管，漏极和源极连接于所述第六晶体管的源极，栅极输 入与所述第一控制信号反相的信号，用于抵消馈通到所述第六晶体管的时钟 干扰信号；
所述第十四晶体管，漏极和源极连接于所述电压跟随放大器的输出端， 栅极输入与所述第二控制信号反相的信号，用于抵消馈通到所述第七晶体管的时钟干扰信号；
所述第十五晶体管，漏极和源极连接于第七晶体管漏极，栅极输入与所 述第二控制信号反相的信号，用于抵消馈通到所述第七晶体管的时钟干扰信 号。
可选的，所述脉沖宽度检测单元还包括
第十六晶体管，用于根据所述第五晶体管产生镜像电流，并将产生的镜 像电流作为偏置电流输入到所述电压跟随放大器。 可选的，所述晶体管为NMOS管或PMOS管。
与现有技术相比，上述技术方案具有以下优点通过时钟发生单元产生 的双相不交叠时钟对电容进行充电，当电容上的充电电荷大于放电电荷时， 电容上的电压升高，当达到预设值时，用于控制电容放电的第一控制信号和 第二控制信号的高电平脉冲宽度之和变窄，认为锁相环锁定，输出锁相环锁
定信号。由于采用电荷充放电模拟电路，电路结构简单，可以得到准确，稳 定的锁定输出信号，避免了由于时钟抖动，导致输出锁定信号不稳定的问题。
图1是现有技术中电荷泵型锁相环电路结构图2是现有技术中鉴频/检相器电路结构图3是锁相环未锁定时图2所示的电^^产生的脉冲图4是锁相环锁定时图2所示的电路产生的脉冲图5是本发明实施方式提供的锁相环锁定信号的产生电路结构图7是本发明实施方式提供的电荷充电单元、电容、及锁定信号产生单 元的电路结构示意图8是本发明一个实施例提供的脉冲宽度检测单元电路结构示意图； 图9是本发明另 一实施例提供的脉冲宽度检测单元电路结构示意图；图10是本发明又一实施例提供的脉沖宽度检测单元电路结构示意图11是本发明再一实施例提供的脉冲宽度检测单元电路结构示意图。
具体实施例方式
发明人发现对于电荷泵型锁相环电路，当锁相环处于未锁定状态时，输
入信号和反馈信号通过如图2所示的鉴频/鉴相器后产生的UP信号和DOWN 信号的脉冲如图3所示，此时UP和DOWN的高脉冲宽度比较宽。鉴频/鉴相 器包括触发器201、触发器202、以及与门203。当锁相环处于锁定状态时， 输入信号和反馈信号通过鉴频/鉴相器后产生的UP信号和DOWN信号的脉冲 图4所示，此时UP和DOWN的高脉沖宽度比图3所示的UP和DOWN的高 脉冲宽度窄。基于上述发现，发明人提出了一种锁相环锁定信号的产生电路， 能够在UP和DOWN的脉冲宽度如图4所示时，产生锁相环锁定信号。
本锁相环锁定信号的产生电^^，将输入的参考时钟生成双相不交叠时钟， 基于该双向不交叠时钟对电容进行充电，根据第一控制信号(UP)和第二控 制信号(DOWN)对电容进朽-i文电，UP信号和DOWN信号的高脉冲宽度之 和与放电电荷成线性关系，当UP信号和DOWN信号的高脉冲宽度如图4所 示时，放电电荷小于充电电荷，产生锁相环锁定信号。
参见图5,为本发明实施方式提供的锁相环锁定信号的产生电路结构图， 所述锁相环锁定信号的产生电路包括电容C1、时钟发生单元301、电荷充 电单元302、脉沖宽度4企测单元303、锁定信号产生单元304。其中
时钟发生单元301,用于将输入的参考时钟生成双相不交叠时钟。
电荷充电单元302,用于通过时钟发生单元301生成的双相不交叠时钟对 电容C1进行充电。
脉冲宽度检测单元303,用于检测UP信号和DOWN信号的高电平脉冲 宽度，根据该UP信号和DOWN信号对电容Cl放电，放电电荷与UP信号和 DOWN信号的高电平脉冲宽度之和成线性关系。锁定信号产生单元304,用于在C1的电压大于预设值时，输出锁相环锁 定信号。
该锁定信号产生单元304为反相器或者比较器。如果锁定信号产生单元 304是反相器，当电容Cl的电压大于预设值时(如VDD/2 )，反相器翻转输 出锁定信号；如果锁定信号产生单元304是比较器，则比较器的一端输入的 是电容C1的电压，另一端输入的是预设的参考电压，若电容C1的电压大于 参考电压时，输出锁相环锁定信号。
以上描述了锁相环锁定信号的产生电路原理，下面结合上述原理对锁相 环锁定信号的产生电路进行描述。
述时钟发生单元用于生成两个双相不交叠时钟，包括时钟发生器401、第一 非门402、第二非门403。其中
时钟发生器401，用于将输入的参考时钟生成第一时钟和第二时钟；
第一非门402,输入端与时钟发生器401连接，用于将输入的第一时钟生 成第一反向时钟，该第一反向时钟与第一时钟构成第一双相不交叠时钟。
第二非门403，输入端与时钟发生器401连接，用于将输入的第二时钟生 成第二反向时钟，该第二反向时钟与第二时钟构成第二双相不交叠时钟。
参见图7，为本发明实施方式提供的电荷充电单元、电容、及锁定信号产 生单元的电^各结构示意图，所述电荷充电电^各包括电荷充电单元302、电容 Cl、和锁定信号产生单元304。其中
电荷充电单元302包括第一控制单元404、第二控制单元405、第一电 容(即电容CO)。
第一控制单元404, —端与电源VDD连接，通过第一双向不交叠时钟控 制其关断。当处于关闭状态时，用于控制电源VDD对电容CO充电。
第二控制单元405, —端与电容C1连接、通过第二双向不交叠时钟控制其关断。当处于关闭状态时，用于控制电容C0对电容C1充电。
当第二控制单元405处于关闭状态时，第一控制单元404处于断开状态； 当第二控制单元405处于断开状态时，第一控制单元404处于关闭状态。
电容CO, —端接地VSS,另一端接连接于第一控制单元404和第二控制 单元405之间的节点，用于对电容C1充电。充电电荷Ql=VDDxCO,每次 充电后电容C1上的电压Vx= (VDDxCO+VclxCl) / (C0+C1)。其中，CO 为电容CO的电容值，在本实施例中可以采用MIM电容。C1为电容C1的电 容值，VDD为电容CO上的电压，Vcl为电容C1上每次充电前的电压值。
锁定信号产生单元304,用于在电容C1的电压大于预设值时，输出锁相 环锁定信号。
参见图8,为本发明一个实施例提供的脉冲宽度^^测单元电路结构示意 图。所述脉冲宽度检测单元电路包括第一晶体管501、第二晶体管502、第 三晶体管503、第四晶体管504、第五晶体管505。其中
第一晶体管501,漏极连接于图7所示第二控制单元405和电容C1之间 的节点A,通过栅极输入的UP信号控制其导通或截止。当UP信号为高电平 时，第一晶体管501导通，当UP信号为低电平时，第一晶体管501截止，用 于控制电容C1向第三晶体管503放电。
第二晶体管502,漏极连接于图7所示第二控制单元405和电容C1之间 的节点A,通过栅极输入的DOWN信号控制其导通或截止。当DOWN信号 为高电平时，第二晶体管502导通，当DOWN信号为低电平时，第二晶体管 502截止，用于控制电容C1向第四晶体管504放电。
第三晶体管503,漏极连接于第一晶体管501的源极、源极接地VDD, 栅极接第五晶体管505的漏极，用于根据第五晶体管505产生镜像电流IO(如 10uA)。
第四晶体管504,漏极连接于第二晶体管504的源极、源极接地VDD,栅极连接于第五晶体管505的漏极，用于根据第五晶体管505产生镜像电流 10 (如10uA)。
第五晶体管505,用于向第三晶体管503和第四晶体管504提供镜像电流 源。在具体的实施例过程中，可通过调节输入第五晶体管505的参考电流改 变第三晶体管503和第四晶体管504的镜像电流。
本实施例中，所有的晶体管为NMOS管，可以理解的是，还可以采用其 它晶体管来替代NMOS管，如PMOS管。
上述描述可知，釆用本实施例提供的脉冲宽度检测单元电路，图7所示 的电容Cl的放电电荷Q2- (Tup+Tdown) x io。其中Tup, Tdown分别是 UP信号和DOWN信号的高电平脉冲宽度，IO是电流镜的镜像电流大小。由 于镜像电流10恒定，因此放电电荷Q2与Tup+Tdown成线性关系，当放电电 荷Q2变小，电容C1上的电压升高，当电容C1上的电压升高到一个预设值 时，UP信号和DOWN信号的脉冲图如图4所示，此时锁相环锁定，图7所
可选的，脉沖宽度检测单元电路还可以用如下实施例来实现。
参见图9,为本发明另一实施例提供的脉冲宽度检测单元电路结构示意 图，相对于图8,该实施在第一晶体管501、第二晶体管502、第三晶体管503、 第四晶体管504、和第五晶体管505的基础上增加了第六晶体管601、第七晶 体管602、和电压跟随放大器603。其中
第一晶体管501、第二晶体管502、第三晶体管503、第四晶体管504、 和第五晶体管505的连接关系及其功能与在图8中的相同，此处不再赘述。
下面对第六晶体管601、第七晶体管602、和电压跟随放大器603的连接 关系及其功能进行描述。
电压跟随放大器603, —端与连接于图7所示第二控制单元405和电容 C1之间的节点A,用于根据节点A的电压，调整输出电压，即节点B的电压，以保证节点A的电压和节点B的电压相同，进而保证镜像电流值在开关切换 过程中的准确性。
第六晶体管601,漏极连接于电压跟随放大器607输出端的节点B,通过 栅极输入的UPB信号控制其导通或截止。该UPB信号为与UP信号反向不交 叠时钟脉冲信号，当UPB信号为高电平时，第六晶体管601导通，当UPB 信号为低电平时，第六晶体管601截止，用于第一晶体501管截止时，向第 三晶体管503输入电流。
第七晶体管602,漏极连接于电压跟随放大器607输出端的节点B,通过 栅极输入的DOWNB信号控制其导通或截止。该DOWNB信号为与DOWN 信号反向不交叠时钟脉冲信号，当DOWNB信号为高电平时，第七晶体管602 导通，当DOWNB信号为低电平时，第七晶体管602截止，用于第二晶体管 502截止时，向第四晶体管504输入电流。
本实施例中，所有的晶体管为NMOS管，可以理解的是，还可以采用其 他晶体管来替代NMOS管，如PMOS管。
该实施例相对于图8提供的脉冲宽度检测单元电路结构示意图具有以下 优点通过UP信号和UPB信号对图7所示的电容C1放电，保证了UP信 号为低电平时，仍然能得到准确的镜像电流；同理，通过DOWN信号和 DOWNB信号对图7所示的电容C1放电，保证了 DOWN信号为低电平时， 仍然能得到准确的镜像电流。因此，采用该实施例，提高了镜像电流的准确 性，进而提高了锁定信号输出的准确性。
可选的，脉沖宽度检测单元电路还可以用如下实施例来实现
参见图10,为本发明又一实施例提供的脉冲宽度检测单元电路结构示意 图。在图9提供的脉冲宽度检测单元电路结构示意图的基础上，还包括第 八晶体管701、第九晶体管702、第十晶体管703、第十一晶体管704、第十 二晶体管705、第十三晶体管706、第十四晶体管707、第十五晶体管708、第十六晶体管709。
下面对该实施例提供的脉沖宽度检测单元电路进行描述 第八晶体管701,源极和漏极连接于图7所示第二控制单元405和电容 Cl之间的节点A，栅极输入的UPB信号为与UP信号反向不交叠时钟脉沖信 号，该第八晶体管701的尺寸大小为第一晶体管501的1/2倍，用于抵消馈通 到第一晶体管501的时钟干扰信号。
第一晶体管501,漏极接于第八晶体管701的源极，通过栅极输入的UP 信号控制其导通或截止。当UP信号为高电平时，第一晶体管501导通，当 UP信号为低电平时，第一晶体管501截止，用于控制电容C1向第三晶体管 503放电。
第九晶体管702，源极和漏极连接于第一晶体管501的源极，栅极输入的 UPB信号为与UP信号反向不交叠时钟脉沖信号，该第九晶体管702尺寸大 小为第一晶体管501的1/2倍，用于抵消馈通到第一晶体管501的时钟干扰信
第十晶体管703,漏极和源极连接于电压跟随放大器603输出端的节点B, 栅极输入的UP信号为与UPB信号反向不交叠时钟脉冲信号，尺寸大小为第 六晶体管601的1/2倍，用于抵消馈通到第六晶体管601的时钟干扰信号。
第六晶体管601,漏极接于第十晶体管703的源极，通过栅极输入的UPB 信号控制其导通或截止。当UPB信号为高电平时，处于导通状态，当UPB 信号为低电平时，第六晶体管601截止，用于控制电压跟随放大器603输出 的电流流入第三晶体管503。
第十一晶体管704,漏极和源极连接于第六晶体管601的源极，尺寸大小 为第六晶体管601的1/2倍，栅极输入的UP信号与UPB信号反向不交叠， 用于抵消馈通到第六晶体管601的时钟干扰信号。
第十二晶体管705,漏极连接于图7所示第二控制单元405和电容Cl之间的节点A,尺寸大小为第二晶体管201的1/2倍，栅才及输入的DOWNB信 号为与DOWN信号反向不交叠时钟脉冲信号，用于抵消馈通到第二晶体管 201的时钟干扰信号。
第二晶体管502，漏极与第十二晶体管705的源极连接，通过栅极输入的 DOWN信号控制其导通或截止，当DOWN信号为高电平时，该第二晶体管 502处于导通状态，当DOWN信号为低电平时，第二晶体管502处于截止状 态，用于控制电容C1向第四晶体管504放电。
第十三晶体管706,漏极和源极连接于第二晶体管201的源极，栅极输入 的DOWNB信号为与DOWN信号反向不交叠时钟脉沖信号，尺寸大小为第二 晶体管201的1/2倍，用于抵消馈通到第二晶体管201的时钟干扰信号。
第十四晶体管707,漏极和源极连接于电压跟随放大器的输出端的节点 B，栅极输入的DOWN信号为与DOWNB信号反向不交叠时钟脉冲信号，尺 寸大小为第七晶体管602的1/2倍，用于抵消馈通到第七晶体管602的时钟干 扰信号。
第七晶体管602,漏极连接于第十四晶体管707源极，通过栅极输入的 DOWNB信号控制其导通或截止。该DOWNB信号为与DOWN信号反向不 交叠时钟脉冲信号，当DOWNB信号为高电平时，第七晶体管602导通，当 DOWNB信号为低电平时，第七晶体管602截止，用于控制电容C1向第四晶 体管504放电。
第十五晶体管708，漏极和源极连接于第七晶体管602漏极，栅极输入的 DOWN信号为与DOWNB信号反向不交叠时钟脉冲信号，尺寸大小为第七晶 体管602的1/2倍，用于抵消馈通到第七晶体管602的时钟干扰信号。
电压跟随放大器603, —端与连接于图7所示第二控制单元405和电容 C1之间的节点A,用于根据节点A的电压，调整输出电压，即节点B的电压， 以保i正节点A的电压和节点B的电压相同。第五晶体管505,用于向第三晶体管503、第四晶体管504、和第十六晶 体管709提供镜像电流源。
第三晶体管503,漏极连接于第八晶体管702的源极、源极接地VDD, 栅极连接于第五晶体管505的漏极，用于才艮据第五晶体管505产生镜像电流 10 (如10uA)。
第四晶体管504,漏极连接于第二晶体管504的源极、源极接地VDD， 栅极连接于第五晶体管505的漏极，用于根据第五晶体管505产生镜像电流 10 (如10uA)。
第十六晶体管709,用于根据第五晶体管505产生镜像电流，并将产生的 镜像电流作为偏置电流输入到电压跟随放大器603,以保证电压跟随放大器 603工作在饱和区。
本实施例中，所有的晶体管为NMOS管，可以理解的是，还可以采用其 他晶体管来替代NMOS管，如PMOS管。
该实施例相对于图9提供的脉冲宽度检测单元电路结构示意图具有以下 优点降低了馈通到第一晶体管501、第二晶体管502、第六晶体管601、和 第七晶体管602的时钟干扰信号；并且通过将产生的镜像电流输入到电压跟 随放大器，保证电压跟随放大器603工作在饱和区。
可以理解的是，本发明还可以用如下实施例来解决现有技术问题。
参见图11,为本发明再一实施例提供的脉冲宽度检测单元电路结构示意 图。所述脉冲宽度检测单元电路包括第八晶体管701、第一晶体管501、第 九晶体管702、第三晶体管503、第十二晶体管705、第二晶体管502、第十 三晶体管706、第四晶体管504、第五晶体管705;
第八晶体管701,源极和漏才及连接于图7所示第二控制单元405和电容 Cl之间的节点A，栅极输入的UPB信号为与UP信号反向不交叠时钟脉冲信 号，该第八晶体管701的尺寸大小为第一晶体管501的1/2倍，用于抵消馈通到第一晶体管501的时钟干扰信号。
第一晶体管501,漏极接于第八晶体管701的源极，通过栅极输入的UP 信号控制其导通或截止，当UP信号为高电平时，第一晶体管501导通，当 UP信号为低电平时，第一晶体管501截止，用于控制电容C1向第三晶体管 503放电。
第九晶体管702,源极和漏极连接于第一晶体管501的源极，棚-极输入的 UPB信号为与UP信号反向不交叠时钟脉沖信号，该第九晶体管702尺寸大 小为第一晶体管501的1/2倍，用于抵消馈通到第一晶体管501的时钟干扰信
第三晶体管503,漏极连接于第一晶体管501的源极、源极接地VDD, 栅极接第五晶体管505的漏极，用于根据第五晶体管505产生镜像电流IO(如 ]OuA)。
第十二晶体管705,漏极连接于图7所示第二控制单元405和电容C1之 间的节点A,尺寸大小为第二晶体管201的1/2倍，栅极输入的DOWNB信 号为与DOWN信号反向不交叠时钟脉沖信号，用于抵消馈通到第二晶体管 201的时钟干扰信号。
第二晶体管502,漏极与第十二晶体管705的源极连接，通过栅极输入的 DOWN信号控制其导通或截止，当DOWN信号为高电平时，该第二晶体管 502处于导通状态，当DOWN信号为低电平时，第二晶体管502处于截止状 态，用于控制电容C1向第四晶体管504放电。
第十三晶体管706,漏极和源极连接于第二晶体管201的源极，栅极输入 的DOWNB信号为与DOWN信号反向不交叠时钟脉冲信号，尺寸大小为第二 晶体管201的1/2倍，用于抵消馈通到第二晶体管201的时钟干扰信号。
第四晶体管504，漏极连接于第二晶体管504的源极、源极接地VDD, 栅极连接于第五晶体管505的漏极，用于根据第五晶体管505产生镜像电流10 (如10uA)。
第五晶体管505,用于向第三晶体管503和第四晶体管504提供镜像电流 源。在具体的实施例过程中，可通过调节输入第五晶体管505的参考电流改 变第三晶体管503和第四晶体管504的镜像电流。
本实施例中，所有的晶体管为NMOS管，可以理解的是，还可以采用其 他晶体管来替代NMOS管，如PMOS管。
该实施例相对于图8所示的实施例而言，可以降低馈通到第一晶体管501 和第二晶体管502的时钟干扰信号，使得图7所示的锁定信号产生单元304 输出更准确、稳定的锁相环锁定信号。
以上实施例可以看出，本发明实施例提供的电路采用模拟的方法实现对 锁相环电路锁定的判断，电路结构简单，可以避免由于时钟抖动容易发生失 锁的现象，可以得到准确、稳定的锁相环锁定信号。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1、一种锁相环锁定信号的产生电路，其特征在于，包括电容、时钟发生单元、电荷充电单元、脉冲宽度检测单元、锁定信号产生单元；所述时钟发生单元，用于将输入的参考时钟生成双相不交叠时钟；所述电荷充电单元，用于根据所述双相不交叠时钟对所述电容进行充电；所述脉冲宽度检测单元，用于检测第一控制信号和第二控制信号的高电平脉冲宽度，根据所述第一控制信号和第二控制信号对所述电容放电，放电电荷与第一控制信号和第二控制信号的高电平脉冲宽度之和成线性关系；所述锁定信号产生单元，用于在所述电容的电压大于预设值时，输出锁相环锁定信号。
2、 根据权利要求1所述的电路，其特征在于，所述锁定信号产生单元为反相 器或者比较器。
3、 根据权利要求1所述的电路，其特征在于，所述时钟发生单元具体包括 时钟发生器、第一非门、第二非门；所述时钟发生器，用于将输入的参考时钟生成第一时钟和第二时钟； 所述第一非门，用于将输入的第一时钟生成第一反相时钟，该第一反相 时钟与所述第一时钟构成第一双向不交叠时钟；所述第二非门，用于将输入的第二时钟生成第二反相时钟，该第二反相时钟与所述第二时钟构成第二双向不交叠时钟。
4、 根据权利要求1所述的电路，其特征在于，所述电荷充电单元具体包括 第一控制单元、第二控制单元、第一电容；所述第一控制单元， 一端与电源连接，通过所述第一双向不交叠时钟控 制其关断，当处于关闭状态时，用于控制所述电源向所述电容充电；所述第二控制单元， 一端与所述电容连接、通过所述第二双向不交叠时 钟控制其关断，当处于关闭状态时，用于控制所述第一电容对所述电容充电；所述第一电容， 一端接地，另一端连接于所述第一控制单元和所述第二控制单元之间的节点，用于对所述电容充电。
5、 根据权利要求1所述的电路，其特征在于，所述脉冲宽度检测单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管；所述第一晶体管，漏极连接于所述笫二控制单元和所述电容之间的节点， 通过栅极输入的第一控制信号控制所述电容向所述第三晶体管放电。所述第二晶体管，漏极连接于所述第二控制单元和所述电容之间的节点， 通过栅极输入的第二控制信号控制所述电容向所述第四晶体管放电；所述第三晶体管，漏极连接于所述第一晶体管的源极、源极接地，栅极 接所述第五晶体管的漏极，用于根据所述第五晶体管产生镜像电流；所述第四晶体管，漏极连接于所述第二晶体管的源极、源极接地，栅极 连接于所述第五晶体管的漏极，用于根据所述第五晶体管产生镜像电流；所述第五晶体管，用于向所述第三晶体管和所述第四晶体管提供镜像电 流源。
6、 根据权利要求5所述的电路，其特征在于，所述脉冲宽度检测单元还包括 第八晶体管、第九晶体管、第十二晶体管、第十三晶体管；所述第八晶体管，源极和漏极连接于所述第二控制单元和所述电容之间 的节点，栅极输入与所述第一控制信号反相的信号，用于抵消馈通到所述第 一晶体管的时钟干扰信号；所述第九晶体管，源极和漏极连接于所述第一晶体管的源极，栅极输入 与所述第一控制信号反相的信号，用于抵消馈通到所述第一晶体管的时钟干 扰信号；所述第十二晶体管，漏极连接所述第二控制单元和所述电容之间的节点， 栅极输入与所述第二控制信号反相的信号，用于抵消馈通到所述第二晶体管 的时钟干扰信号；所述第十三晶体管，漏极和源极连接于所述第二晶体管的源极，栅极输入与所述第二控制信号反相的信号，用于抵消馈通到所述第二晶体管的时钟 干扰信号。
7、 根据权利要求5或6所述的电路，其特征在于，所述脉冲宽度^r测单元还 包括电压跟随;改大器、第六晶体管、第七晶体管；所述电压跟随放大器，"端与连接于所述第二控制单元和所述电容之间 的节点，用于4艮据所述节点的电压，调整该电压跟随;^欠大器输出电压；所述第六晶体管，漏极连接于所述电压跟随放大器输出端，用于所述第 一控制信号脉冲为低电平时，向所述第三晶体管输入电流；所述第七晶体管，漏极连接于所述电压跟随放大器输出端，用于所述第 二控制信号脉冲为低电平时，向所述第四晶体管输入电流。
8、 根据权利要求7所述的电路，其特征在于，所述脉冲宽度检测单元还包括 第十晶体管、第十一晶体管、第十四晶体管、第十五晶体管；所述第十晶体管，漏极和源极连接于所述电压跟随放大器输出端，栅极输 入与所述第 一控制信号反相的信号，用于抵消馈通到所述第六晶体管的时钟 干扰信号；所述第十一晶体管，漏极和源极连接于所述第六晶体管的源极，栅极输 入与所述第一控制信号反相的信号，用于抵消馈通到所述第六晶体管的时钟 干扰信号；所述第十四晶体管，漏极和源极连接于所述电压跟随放大器的输出端， 栅极输入与所述第二控制信号反相的信号，用于抵消馈通到所迷第七晶体管 的时钟干扰信号；所述第十五晶体管，漏极和源极连接于第七晶体管漏极，栅极输入与所 述第二控制信号反相的信号，用于抵消馈通到所述第七晶体管的时钟干扰信—弓_
9、 根据权利要求8所述的电路，其特征在于，所述脉冲宽度检测单元还包括第十六晶体管，用于根据所述第五晶体管产生镜像电流，并将产生的镜 像电流作为偏置电流输入到所述电压跟随放大器。
10、根据权利要求5所述的电路，其特征在于，所述晶体管为NMOS管或PMOS管。
全文摘要
一种锁相环锁定信号的产生电路，所述电路包括电容；时钟发生单元，用于将输入的参考时钟生成双相不交叠时钟；电荷充电单元，用于根据所述双相不交叠时钟对所述电容进行充电；脉冲宽度检测单元，用于检测第一控制信号和第二控制信号的高电平脉冲宽度，根据所述第一控制信号和第二控制信号对所述电容放电，放电电荷与第一控制信号和第二控制信号的高电平脉冲宽度之和成线性关系；锁定信号产生单元，用于所述电容充电的电荷大于所述电容放电的电荷时，若判断所述电容的电压大于预设值，输出锁相环锁定信号。锁相环锁定信号的产生电路可以得到准确、稳定的锁相环锁定输出信号。
文档编号H03L7/08GK101447788SQ200810179299
公开日2009年6月3日 申请日期2008年12月16日 优先权日2008年12月16日
发明者罗文哲, 巨 陈 申请人:昆山锐芯微电子有限公司