专利名称：一种锁相环泄漏电流补偿电路及锁相环电路的制作方法
技术领域：
本实用新型属于锁相环领域，尤其涉及一种锁相环泄漏电流补偿电路及锁相环电路。
背景技术：
在超深亚微米或更先进的CMOS工艺中，由于栅氧化层变得越来越薄以及亚阈值电压越来越低，使得泄漏电流变得越来越严重了 。在0. 13umCM0S工艺或90nmCM0S工艺技术中，设计工作电压为1V左右的锁相环(Phase LockedLoop， PLL)就会面临泄漏电流制约的挑战；泄漏电流会增加锁相环的额外功耗，引入噪声，影响到其性能指标。[0003] 通常情况下，在这些先进的CMOS工艺中，泄漏电流主要分为三种类型(l)隧道泄漏(tunneling leakage)电流，它与栅氧化层的厚度有关；(2)亚阈值泄漏(subthresholdleakage)电流，它与晶体管的亚阈值电压有关；(3)pn结二极管泄漏(junction diodeleakage)电流，它与寄生的pn结有关。 图1示出了现有技术中锁相环电路的泄露电流模型图，其中，1为鉴相鉴别器，4为分频器，6为压控振荡器，Ileak表示泄漏电流；为了便于说明，主电荷泵电路用开关K1代替，次电荷泵电路用开关K2代替；鉴相鉴别器1输出控制信号并控制开关K1和开关K2的通断，从图中可以清楚的看出，鉴相鉴别器1、分频器4、压控振荡器6、开关K1、K2以及电容Cl中均存在泄漏电流Ileak。在鉴相鉴频器1 (Phase Frequency Detector, PFD)和分频器4(divider)中，泄漏电流增加了额外的功耗和噪声；而在电荷泵电路中，泄漏电流的类型主要是亚阈值泄漏电流，在电荷泵电路关断时，它也可能会对环路滤波电容C1进行充放电，这会导致压控振荡器6 (Voltage Control Oscillator, VC0)的控制输入端的电压来回波动，影响到锁相环输出时钟的频率波动。低通滤波器中，在O. 13um或更先进的CM0S工艺中，M0S电容会存在比较严重的隧道泄漏电流，MOS电容面积越大，其泄漏电流也越大。[0005] 在数字电路里面，泄漏电流会弓I起过高的待机静态电流；而在模拟电路里面，它将会降低电路的精准度，影响性能指标。
实用新型内容本实用新型实施例的目的在于提供一种锁相环泄漏电流补偿电路，旨在解决M0S电容产生的泄漏电流增加了锁相环的功耗和噪声的问题。 本实用新型是这样实现的，一种锁相环泄漏电流补偿电路，包括与环路滤波电路连接的补偿环路滤波电路中产生的泄漏电流的电压缓冲器。 其中，所述环路滤波电路包括电阻R1、电容C1以及电容C2 ;所述电阻R1的一端连接至主电荷泵电路的输出端，所述电阻Rl的另一端通过所述电容Cl接地；所述电容C2的一端连接至主电荷泵电路的输出端，所述电容C2的另一端接地。 其中，所述补偿电路为电压缓冲器，所述电压缓冲器的正向输入端连接至所述电容C2与所述主电荷泵电路的输出端连接的连接端；所述电压缓冲器的反向输入端连接至所述电阻Rl与所述电容Cl连接的连接端；所述电压缓冲器的输出端连接至所述电压缓冲器的反向输入端。 其中，所述电压缓冲器包括提供两对差分输入电压信号的差分输入对模块；根据所述差分输入对模块提供的两对差分输入电压信号将输出电压信号放大后输出的共源放大输出级；以及偏置电路。 其中，所述差分输入对模土央包括M0S管M5、M0S管M6、M0S管M7以及M0S管M8 ;所述M0S管M5的栅极与M0S管M7的栅极连接后作为所述差分输入对模块的正电压输入端；所述MOS管M5的源极与MOS管M6的源极连接；所述MOS管M6的栅极作为所述差分输入对模块的第一负电压输入端；所述MOS管M7的源极与所述MOS管M8源极连接；所述MOS管M8的栅极作为所述差分输入对模块的第二负电压输入端；所述M0S管M6的漏极与所述MOS管M8的漏极分别连接至所述共源放大输出级的输入端；所述M0S管M5的漏极连接至偏置电路中MOS管M14的漏极；所述MOS管M7的漏极连接至偏置电路中MOS管M3的漏极。[0012] 其中，所述共源放大输出级包括M0S管M9以及MOS管MIO ;所述M0S管M9的栅极作为所述共源放大输出级的输入端；所述MOS管M10的栅极连接至偏置电路中MOS管M15的栅极；所述M0S管M9的漏极与所述MOS管MIO的漏极连接后作为所述共源放大输出级的输出端；所述MOS管M9的源极连接电源VDD ;所述MOS管M10的源极接地。[0013] 其中，所述电容C1为MOS电容，所述电容C2为MIN电容。 本实用新型实施例的另一目的在于提供一种锁相环电路，其包括环路滤波电路以及与环路滤波电路连接的锁相环泄漏电流补偿电路，所述锁相环泄漏电流补偿电路为上述锁相环泄漏电流补偿电路。 本实用新型实施例提供的锁相环泄漏电流补偿电路采用与环路滤波电路连接的电压缓冲器，对环路滤波电路中MOS电容产生的泄漏电流进行补偿，减小了环路滤波电路中MOS电容产生的泄漏电流带来的影响；保证了锁相环输出频率的性能，节省了芯片面积，节约了成本；同时还减小了锁相环的功耗和噪声。
图1是现有技术中锁相环电路的泄露电流模型图； 图2是本实用新型实施例提供的锁相环电路的模块结构示意图； 图3是本实用新型实施例提供的锁相环电路的电路图； 图4是本实用新型实施例提供的锁相环泄漏电流补偿电路中电压缓冲器的电路图。
具体实施方式为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。 本实用新型实施例提供的锁相环泄漏电流补偿电路采用电压缓冲器对环路滤波电路中产生的泄漏电流进行补偿，消除了泄漏电流带来的不良影响，保证了锁相环输出频率的性能稳定。[0022] 本实用新型实施例提供的锁相环泄漏电流补偿电路主要应用于锁相环电路中，对
锁相环电路产生的泄漏电流进行补偿。图2示出了本实用新型实施例提供的锁相环电路的
模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。 锁相环电路包括鉴相鉴别器1、电荷泵电路、分频器4、环路滤波电路5、压控振荡
器6以及锁相环泄漏电流补偿电路；其中锁相环泄漏电流补偿电路包括与环路滤波电路连
接的补偿环路滤波电路中产生的泄漏电流的电压缓冲器7。 在本实用新型实施例中，电荷泵电路包括主电荷泵电路2和次电荷泵电路3，次电荷泵电路3与主电荷泵电路2完全相同。鉴相鉴频器1输出两个控制信号分别控制主电荷泵电路2和次电荷泵电路3的打开与关断。 图3示出了本实用新型实施例提供的锁相环电路的电路图，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。 鉴相鉴别器1、主电荷泵电路2、次电荷泵电路3、分频器4以及压控振荡器6属于现有技术，在此不再详述其具体的电路。 环路滤波电路5包括电阻R1、电容C1、C2，其中电阻R1的一端连接至主电荷泵电路2的输出端，电阻Rl的另一端通过电容Cl接地；电容C2的一端连接至主电荷泵电路2与压控振荡器6连接的连接端，电容C2的另一端接地。作为本实用新型的一个实施例，为了节省芯片的面积，电容Cl可以采用M0S电容；电容C2可以采用MIN电容；其中M0S电容与MIN电容是由不同的制作工艺得到的电容，对于相同大小的电容值，采用M0S电容的面积是MIN电容的十分之一。 在本实用新型中，电压缓冲器Ab的正向输入端+连接至电容02与主电荷泵电路2的输出端连接的连接端；电压缓冲器Ab的反向输入端-连接至电阻Rl与电容C1连接的连接端；电压缓冲器Ab的输出端连接至电压缓冲器Ab的反向输入端_。[0029] 在本实用新型实施例中，在锁相环处于稳定状态时，主电荷泵电路2输出的电压Vct最终会趋向于与次电荷泵电路3输出的电压Vct—cm相等；但是由于M0S电容Cl存在泄漏电流，会导致电容Cl两端的电压Vctl下降，与此同时，主电荷泵电路2输出的电压Vct也会跟随下降，这样将会降低锁相环的性能；为了补偿泄漏电流的影响，增加了一个电压缓冲器Ab，泄漏电流导致电容Cl两端的电压Vctl缓慢下降，但由于主电荷泵电路2输出的电压Vct的下降是滞后于电容C1两端的电压Vctl的，在主电荷泵电路2输出的电压Vct下降之前或者刚开始下降时，通过电压缓冲器Ab对M0S电容Cl充电，使电容Cl两端的电压Vctl升高，等于主电荷泵电路2输出的电压Vct ;这样就可以补偿MOS电容泄漏电流的影响。 在本实用新型实施例中，为了使锁相环输出时钟频率范围尽可能的大以满足不同的实际应用，压控振荡器6的控制输入端的电压Vct的摆幅也必须尽可能的大，因此电压缓冲器Ab的输入电压摆幅和输出电压摆幅是要求比较大的；同时也要求电压缓冲器Ab的开环增益也要尽可能的大，其输出级能够快速驱动大的M0S电容。 图4示出了本实用新型实施例提供的电压缓冲器Ab的电路，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。 电压缓冲器Ab包括差分输入对模块71、共源放大输出级72以及偏置电路，其中，差分输入对模块71提供两对差分输入电压信号，共源放大输出级72根据差分输入对模块71提供的两对差分输入电压信号将输出电压信号放大后输出。差分输入对模块71具有互补性的差分输入对，增加了电压缓冲器Ab的输入电压摆幅；同时共源放大输出级72可以增大电压缓冲器Ab的开环增益和输出电压摆幅。 差分输入对模土央71包括M0S管M5、 M0S管M6、 M0S管M7以及M0S管M8 ;M0S管M5的栅极与M0S管M7的栅极连接后作为差分输入对模块71的正电压输入端；M0S管M5的源极与M0S管M6的源极连接；M0S管M6的栅极作为差分输入对模块71的第一负电压输入端；M0S管M7的源极与M0S管M8源极连接；M0S管M8的栅极作为差分输入对模块71的第二负电压输入端；M0S管M6的漏极与M0S管M8的漏极分别连接至共源放大输出级72的输入端；MOS管M5的漏极连接至偏置电路中MOS管M14的漏极；MOS管M7的漏极连接至偏置电路中M0S管M3的漏极。 共源放大输出级72包括MOS管M9和MOS管MIO，其中MOS管M9的栅极作为共源放大输出级72的输入端；MOS管M10的栅极连接至偏置电路中MOS管M15的栅极；MOS管M9的漏极与MOS管M10的漏极连接后作为共源放大输出级72的输出端；MOS管M9的源极连接电源VDD ;MOS管M10的源极接地。 偏置电路包括MOS管M1、M0S管M2、M0S管M3、M0S管M4、M0S管M11、M0S管M12、M0S管M13、M0S管M14以及MOS管M15，其中，MOS管Ml的栅极与M0S管M2的栅极连接，MOS管Ml的漏极与MOS管M12得漏极连接，MOS管Ml的漏极还与MOS管Ml的栅极连接，MOS管Ml的源极连接电源VDD， MOS管M2的源极连接电源VDD， MOS管M2的漏极连接至MOS管M5的源极与MOS管M6的源极连接的连接端Sl， MOS管M3的源极连接至电源VDD， MOS管M3的漏极连接至MOS管M7的漏极，MOS管M3的栅极连接至MOS管M4的栅极，MOS管M3的漏极连接至MOS管M3的栅极，MOS管M4的源极连接至电源VDD， MOS管M4的漏极连接至MOS管M9的栅极S3， MOS管Mil的栅极连接至MOS管M12的栅极，MOS管Mil的栅极还连接至MOS管Mil的漏极，MOS管Mil的源极接地，MOS管M12的源极接地，MOS管M13的栅极连接至MOS管M12的栅极，MOS管M13的源极接地，MOS管M13的漏极连接至MOS管M7的源极与MOS管M8的源极连接的连接端S2，M0S管M14的源极接地，MOS管M14的栅极连接至MOS管M15的栅极，MOS管M14的栅极还连接至MOS管M14的漏极，MOS管M14的漏极连接至MOS管M5的漏极，MOS管M15的源极接地，MOS管M15的漏极连接至MOS管M9的栅极S3，MOS管M15的栅极还连接至MOS管MIO的栅极。 在本实用新型中，电压缓冲器Ab的工作原理如下M0S管M11、M0S管M12以及MOS管Ml组成偏置电流镜，给MOS管M13和MOS管M2提供镜像电流；采用由MOS管M5、 MOS管M6、 MOS管M7和MOS管M8组成的具有互补性的差分输入对，增加了电压缓冲器Ab的输入电压摆幅，从而可以使锁相环的压控振荡器6的输出频率范围很宽，满足实际的应用。同时由于环路滤波电路精准度要求很高，因此就需要电压缓冲器Ab的开环增益尽可能的大，于是增加了由MOS管M9和MOS管MIO组成的共源放大输出级72。 本实用新型实施例提供的锁相环泄漏电流补偿电路采用与环路滤波电路连接的电压缓冲器，对环路滤波电路中MOS电容产生的泄漏电流进行补偿，减小了环路滤波电路中MOS电容产生的泄漏电流带来的影响；保证了锁相环输出频率的性能，节省了芯片面积，节约了成本；同时还减小了锁相环的功耗和噪声。 以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
权利要求一种锁相环泄漏电流补偿电路，其特征在于，所述锁相环泄漏电流补偿电路包括与环路滤波电路连接的补偿环路滤波电路中产生的泄漏电流的电压缓冲器。
2. 如权利要求1所述的锁相环泄漏电流补偿电路，其特征在于，所述环路滤波电路包括电阻Rl、电容Cl以及电容C2 ;所述电阻Rl的一端连接至主电荷泵电路的输出端，所述 电阻Rl的另一端通过所述电容Cl接地；所述电容C2的一端连接至主电荷泵电路的输出 端，所述电容C2的另一端接地。
3. 如权利要求2所述的锁相环泄漏电流补偿电路，其特征在于，所述电压缓冲器的正 向输入端连接至所述电容C2与所述主电荷泵电路的输出端连接的连接端；所述电压缓冲 器的反向输入端连接至所述电阻R1与所述电容C1连接的连接端；所述电压缓冲器的输出端连接至所述电压缓冲器的反向输入端。
4. 如权利要求3所述的锁相环泄漏电流补偿电路，其特征在于，所述电压缓冲器包括 提供两对差分输入电压信号的差分输入对模块；根据所述差分输入对模块提供的两对差分输入电压信号将输出电压信号放大后输出的共源放大输出级；以及偏置电路。
5. 如权利要求4所述的锁相环泄漏电流补偿电路，其特征在于，所述差分输入对模块 包括M0S管M5、 M0S管M6、 M0S管M7以及M0S管M8 ;所述M0S管M5的栅极与M0S管M7的栅极连接后作为所述差分输入对模块的正电压输 入端；所述M0S管M5的源极与M0S管M6的源极连接；所述M0S管M6的栅极作为所述差分输入对模块的第一负电压输入端；所述M0S管M7的源极与所述M0S管M8源极连接；所述M0S管M8的栅极作为所述差分输入对模块的第二负电压输入端；所述M0S管M6的漏极与所述M0S管M8的漏极分别连接至所述共源放大输出级的输入丄山顺；所述M0S管M5的漏极连接至偏置电路中M0S管M14的漏极；所述M0S管M7的漏极连 接至偏置电路中M0S管M3的漏极。
6. 如权利要求4所述的锁相环泄漏电流补偿电路，其特征在于，所述共源放大输出级 包括M0S管M9以及M0S管M10 ;所述M0S管M9的栅极作为所述共源放大输出级的输入端； 所述M0S管M10的栅极连接至偏置电路中M0S管M15的栅极；所述M0S管M9的漏极与所述M0S管M10的漏极连接后作为所述共源放大输出级的输 出端；所述M0S管M9的源极连接电源； 所述M0S管M10的源极接地。
7. 如权利要求2所述的锁相环泄漏电流补偿电路，其特征在于，所述电容Cl为M0S电 容，所述电容C2为MIN电容。
8. —种锁相环电路，其包括环路滤波电路；其特征在于，所述锁相环电路还包括权利 要求1-7任一项所述的锁相环泄漏电流补偿电路。
专利摘要本实用新型适用于锁相环领域，提供了一种锁相环泄漏电流补偿电路及锁相环电路；所述锁相环泄漏电流补偿电路包括与环路滤波电路连接的补偿环路滤波电路中产生的泄漏电流的电压缓冲器。本实用新型提供的锁相环泄漏电流补偿电路采用与环路滤波电路连接的电压缓冲器，对环路滤波电路中MOS电容产生的泄漏电流进行补偿，减小了环路滤波电路中MOS电容产生的泄漏电流带来的影响；保证了锁相环输出频率的性能，节省了芯片面积，节约了成本；同时还减小了锁相环的功耗和噪声。
文档编号H03L7/093GK201515362SQ20092020474
公开日2010年6月23日 申请日期2009年9月11日 优先权日2009年9月11日
发明者梁仁光, 胡胜发 申请人:安凯(广州)微电子技术有限公司