专利名称：输出缓冲器的制作方法
技术领域：
本发明涉及一种输出缓冲器，尤指一种具有低输出抖动的输出缓冲器。
背景技术：
请参考图1，图I为公知技术一输出缓冲器10的示意图。输出缓冲器10通常可应用于需输出电压信号至IC外部的用途，譬如应用于系统单芯片(System-on-a-chip，SoC)上，以将输出信号送往诸如动态随机存取内存(Dynamic Random Access Memory, DRAM)等内存装置所需的信号驱动电路。如图I所示，输出缓冲器10通常包含有一逻辑上的且(AND)闸100、位准转换单元102、104、前级驱动单元110、112、并联的输出晶体管数组120_1 120_M、122_1 122_M以及电阻130。且闸100对一致能信号OE及一数据信号DATA执行逻辑「且」操作，以根据致能信号0E，决定是否传递数据信号DATA，作为一输入信号IN。输入信号IN的值是介于一初始高电压VDD及一初始低电压VSS之间。位准转换单元102、104根据一预设的输入输出转换曲线，分别转换并放大输入信号IN为一第一逻辑信号LGl及一第二逻辑信号LG2，第一逻辑信号LGl及第二逻辑信号LG2的值域均介于一第一高电压VDDQ及一第一低电压VSSQ之间，且VDDQ-VSSQ > VDD-VSS。前级驱动单元110、112由串接的反相器或逐级放大器组成，分别依据第一逻辑信号LGl及第二逻辑信号LG2,产生一第一控制信号CONl及一第二控制信号C0N2。最后,并联的输出晶体管数组120_1 120_M、122_1 122_11分别根据第一控制信号CONl及第二控制信号C0N2，产生值介于第一高电压VDDQ及第一低电压VSSQ的一输出信号OUT。电阻130则用来提供静电放电(electrostaticdischarge, ESD)保护延迟。输出晶体管数组120_1 120_M、122_1 122_M为直接面对负载的输出级，是由高压互补式金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor, CMOS)晶体管组成。此外，前级驱动单元110、112同样为高压互补式金属氧化物半导体组件。然而，高速接口电路所使用的操作电压不断下降，例如第二代双倍数据率同步动态随机存取内存(Double-Data-Rate Two Synchronous Dynamic Random Access Memory, DDR2SDRAM)接口为I. 8v、第三代双倍数据率同步动态随机存取内存(DDR3SDRAM)接口降至1.5v、低电压第三代双倍数据率同步动态随机存取内存(DDR3L SDRAM)接口更降至I. 35v。在这种输出级电源供应电压位准降低的趋势下，高压晶体管的驱动电流将随的减弱，进而产生较大的信号延迟时间。同时，低操作电压亦相对不利于对抗来自电源同步操作时产生的噪声。结果，输出信号OUT会产生较大的输出抖动。因此，如何在操作电压不断下降的趋势下，维持输出缓冲器输出信号的稳定已成为业界的努力目标之一。
发明内容
因此，本发明的主要目的即在于提供一种具有低输出抖动的输出缓冲器。本发明公开一种输出缓冲器，包含有一位准转换模块，用来依据一输入信号来产生具有第一位准范围的一第一逻辑信号与具有第二位准范围的一第二逻辑信号；一前级驱动模块，其由低压晶体管组成，用于依据该第一逻辑信号与该第二逻辑信号，而于一第一节点产生一第一控制信号以及于一第二节点产生一第二控制信号；以及一输出模块，耦接至该前级驱动模块的该第一节点与该第二节点，用于依据该第一控制信号与该第二控制信号来于一输出端产生具有第三位准范围的一输出信号，其中该第一位准范围与该第二位准范围当中每一者的大小是小于该第三位准范围的大小。在此配合下列附图、实施例的详细说明及权利要求书，将上述及本发明的其它目的与优点详述于后。
图I为公知技术一输出缓冲器的架构示意图。图2为依据一实施例的一输出缓冲器的架构示意图。
其中，附图标记说明如下VDD初始高电压VSS初始低电压VDDQ第一高电压VSSQ第一低电压VSS_SINK第二低电压DATA数据信号OE致能信号IN输入信号LGl第一逻辑信号LG2第二逻辑信号CONl第一控制信号C0N2第二控制信号OUT输出信号VSffP[l :N]第一程序化信号VSWN[1 :N]第二程序化信号nl第一节点n2第二节点n_out输出端10,20输出缓冲器100且闸110、112前级驱动单元120_1 120_M、122_1 122_M输出晶体管数组200逻辑单元210位准转换模块102,104,212位准转换单元214延迟单元
220前级驱动模块222第一低压前级驱动单元224第二低压前级驱动单元230输出 模块232_1第一输出区块232_2第二输出区块232_p第一型低压晶体管232_n第二型低压晶体管234高压程序化单元234_1第一程序化控制区块234_2第二程序化控制区块234_pl 234_pN第一型高压晶体管234_nl 234_nN第二型高压晶体管130、240电阻
具体实施例方式于以下实施例所提供的输出缓冲器，能在操作电压不断下降的趋势下维持输出信号的稳定。以下实施例考虑到在互补式金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor, CMOS)制程中，低电压晶体管的驱动电流受供应电压位准的降低而减弱的效应较不明显，因此将输出缓冲器当中未直接面对负载的部分组件改以低压组件实现。结果，输出缓冲器对于电源噪声的抵抗能力较佳，且能达到较小的输出信号延迟时间，进而较易实现低抖动的输出信号。请参考图2，图2为依据一实施例的一输出缓冲器20的架构示意图。输出缓冲器20包含有一逻辑单元200、一位准转换模块210、一前级驱动模块220、一输出模块230及一电阻240。此外，与图I的公知技术类似的是，位于输入侧的输入信号IN是具有一初始位准范围，其同样介于一初始高电压VDD及一初始低电压VSS之间。而位于一输出端11_01^的一输出信号OUT则具有第三位准范围,其同样介于一第一高电压VDDQ与一第一低电压VSSQ之间。然而，相较于图I所示的输出缓冲器10，输出缓冲器20具有几个重要差异，包括未直接面对负载的前级驱动模块220及输出模块230当中的部分组件改以低压组件实现。此夕卜，为了配合上述的低压结构，位准转换模块210的位准转换范围与结构亦有所修正。以下更具体说明输出缓冲器20中各组件的结构与操作。逻辑单元200较佳地为一且(AND)闸，用来对一致能信号OE及一数据信号DATA执行逻辑「且」操作，以根据致能信号0E，决定是否传递数据信号DATA，作为一输入信号IN。位准转换模块210用来依据输入信号IN来产生具有一第一位准范围的一第一逻辑信号LGl与具有一第二位准范围的一第二逻辑信号LG2。位准转换模块210的一独特特征在于，为了能让后方的前级驱动模块220可采用低压组件来实施，位准转换模块210毋需放大输入信号IN，亦即其位准转换范围可安排为较公知技术的位准转换范围为小。具体来说，位准转换模块210不再如图I所示的公知技术将第一逻辑信号LGl及第二逻辑信号LG2皆转换至输出模块230的供应电压的大位准范围，亦即第三位准范围(VDDQ VSSQ)，而是转换至范围较小的第一位准范围与第二位准范围。换句话说，第一逻辑信号LGl的第一位准范围的大小与第二逻辑信号LG2的第二位准范围的大小皆小于输出信号OUT的第三位准范围的大小。此外，与公知技术不同的是，第一逻辑信号LGl的第一位准范围与第二逻辑信号LG2的第二位准范围(VDD VSS)当中每一者的大小可不再安排为大于输入信号IN的初始位准范围(VDD VSS)，而是改为安排为实质上小于或等于初始位准范围(VDD VSS)的大小。较佳地，位准转换模块210可沿用(LG2)初始位准范围或平移(LGl)初始位准范围，SP可驱动前级驱动模块220的低压组件。更仔细而言，转换后得到的第一位准范围则可安排为介于一第一高电压VDDQ及一第二低电压VSS_SINK之间。其中第一高电压VDDQ及第二低电压VSS_SINK必须满足(VDDQ-VSS_SINK ( VDD-VSS)的条件，譬如第一位准范围是平移的初始位准范围，亦即VSS_SINK设定为等于VDDQ-(VDD-VSS)。另外，第二位准范围则可设定为与第一位准范围不同，譬如可设定为沿用(即实质上等于)输入信号IN的初始位准范围，亦即为介于初始高电压VDD及初始低电压VSS之间。
图2亦显示位准转换模块210的一范例细部架构，其可用来实现上述的较佳的位准转换范围。如图2所示，位准转换模块210是包含有一位准转换单元212及一延迟单元214。位准转换单元212用来将输入信号IN进行位准转换而产生具有第一位准范围的第一逻辑信号LG1，其中第一位准范围可安排介于第一高电压VDDQ及第二低电压VSS_SINK之间，其中(VDDQ-VSS_SINK ( VDD-VSS)的条件必须满足，譬如是VSS_SINK =VDDQ-(VDD-VSS)。另外，延迟单元214则用来延迟输入信号IN，以产生具有第二位准范围的第二逻辑信号LG2，其中第二位准范围可安排为介于初始高电压VDD及初始低电压VSS之间。前级驱动模块220可由串接的反相器或逐级放大器组成。前级驱动模块220的一独特特征在于，其不如图I的公知技术采用高压晶体管来实施，而改以低压晶体管组成，因此具有较小的操作电压范围。前级驱动模块220用于依据第一逻辑信号LGl与第二逻辑信号LG2，而于一第一节点nl产生一第一控制信号CONl以及于一第二节点n2产生一第二控制信号C0N2。于图2所示的特定实施例中，更显示前级驱动模块220的一范例细部结构，其中前级驱动模块220则可包含有一第一低压前级驱动单元222及一第二低压前级驱动单元224。第一低压前级驱动单兀222用于依据第一逻辑信号LGl,输出第一高电压VDDQ或第二低电压VSS_SINK至第一节点nl，作为第一控制信号CONl。第二低压前级驱动单元224用于依据第二逻辑信号LG2，输出初始高电压VDD或初始低电压VSS至第二节点n2，作为第二控制信号C0N2。输出模块230用于依据第一控制信号CONl与第二控制信号C0N2来于输出端n_out产生具有第三位准范围(VDDQ VSSQ)的输出信号OUT。电阻240则用来提供静电放电(electrostatic discharge, ESD)保护延迟。于图2所示的特定实施例中，更显示输出模块230的一范例细部结构，其中输出模块230包含有一低压输出单元及一高压程序化单元234。前者由于不直接面对负载，因此可由低压晶体管组成；后者则因直接面对负载，因此由高压晶体管组成。低压输出单兀包含有一第一输出区块232_1及一第二输出区块232_2，分别由一第一型低压晶体管(譬如为P型晶体管)232_p及一第二型低压晶体管(譬如为N型晶体管)232_n所组成，用于接收第一控制信号CONl与第二控制信号C0N2的控制，以决定第一高电压VDDQ是否传递至输出端n_out，以及决定第一低电压VSSQ是否传递至输出端n_
OUto另外，高压程序化单元234则包含有一第一程序化控制区块234_1及一第二程序化控制区块234_2，分别由一至多个第一型高压晶体管234_pl 234_pN及一至多个第二型高压晶体管234_nl 234_nN所组成，其耦接于低压输出单元及输出端n_out之间，用于接收一第一程序化信号VSWP[I:N]与一第二程序化信号VSWN[1:N]的控制，以决定第一型低压晶体管232_p与输出端n_out之间是否导通，以及决定第二型低压晶体管232_n与输出端n_out之间是否导通。通过控制高压晶体管234_pl 234_pN、234_nl 234_nN中的导通个数，第一程序化信号VSWP[I:N]及第二程序化信号VSWN[I:N]可控制输出缓冲器20的一输出阻抗，进而控制输出信号OUT的位准。须注意的是，于此实施例中，输出缓冲器20当中只有面对负载的高压程序化单元234以高压组件来实现，而前级驱动模块220及与低压输出单元都改以低压组件实现。 由于直接面对负载的高压程序化单元234以高压组件实现，因此能够防止输出级遭击穿(punch-through)，或是能够避免不同应用上输出信号OUT位准变化所造成的可靠性问题。此外，由于前级驱动模块220及与低压输出单元都改以低压组件实现，因此输出缓冲器20对于电源噪声的抵抗能力较佳，达到较小的输出信号OUT的延迟时间，进而较易实现输出信号OUT低抖动的需求。另外，值得注意的是，由于输出模块230的运作是同一时间仅上桥电路(232_1、234_1)或下桥电路(232_1、234_1)导通，因此第一控制信号CONl及第二控制信号C0N2须保持相反的相位。为此，输出缓冲器20较佳地可还增设一耦合电容250耦接于第一节点nl与第二节点n2之间，用以同步第一控制信号CONl及第二控制信号C0N2的切换操作，进而改善输出信号OUT的工作周期。在公知技术中，输出缓冲器10的前级驱动单元110、112与输出晶体管数组120_1 120_M、122_1 122_M皆以高压组件实现，造成当操作电压下降时，输出信号OUT抖动较大或因高压组件的导通门坎电压(Vth)较高而无法正常作动的问题。相较之下，输出缓冲器20当中只有面对负载的高压程序化单元234以高压组件来实现，而前级驱动模块220及低压输出单元都改以低压组件实现，进而达到在低操作电压时，稳定输出信号OUT的目的。综上所述，本发明在输出缓冲器的驱动级及输出级，以低压组件取代高压组件，以在操作电压降低的趋势下，维持输出信号的稳定。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种输出缓冲器，其特征在于，包含有 一位准转换模块，用来依据一输入信号来产生具有第一位准范围的一第一逻辑信号与具有第二位准范围的一第二逻辑信号； 一前级驱动模块，其由低压晶体管组成，用于依据该第一逻辑信号与该第二逻辑信号，而于一第一节点产生一第一控制信号以及于一第二节点产生一第二控制信号；以及 一输出模块，耦接至该前级驱动模块的该第一节点与该第二节点，用于依据该第一控制信号与该第二控制信号来于一输出端产生具有第三位准范围的一输出信号， 其中该第一位准范围与该第二位准范围当中每一者的大小是小于该第三位准范围的大小。
2.如权利要求I所述的输出缓冲器，其特征在于，该第一位准范围是不同于该第二位 准范围。
3.如权利要求I所述的输出缓冲器，其特征在于，该第一与第二位准范围当中每一者的大小是实质上小于或等于该输入信号的一初始位准范围的大小。
4.如权利要求I所述的输出缓冲器，其特征在于，该输入信号的一初始位准范围是介于一初始高电压及一初始低电压之间，该第三位准范围是介于一第一高电压与一第一低电压之间，该第一位准范围介于该第一高电压及与该第一低电压不同的一第二低电压之间，以及该第二位准范围是介于该初始高电压与该初始低电压之间。
5.如权利要求4所述的输出缓冲器，其特征在于，该第二低电压是实质上等于该第一高电压_(该初始高电压-该初始低电压)。
6.如权利要求I所述的输出缓冲器，其特征在于，该输出模块包括 一低压输出单元，其由低压晶体管所组成，用于接收该第一控制信号与该第二控制信号的控制，以决定一第一高电压源是否耦合至该输出端，以及决定一第一低电压源是否耦合至该输出端。
7.如权利要求6所述的输出缓冲器，其特征在于，该输出模块更包括 一高压程序化单元，其由高压晶体管所组成，并于一第三节点与一第四节点耦接至该低压输出单元，用于接收一第一程序化信号与一第二程序化信号的控制，以决定该第三节点与该输出端之间是否导通，以及决定该第四节点与该输出端之间是否导通。
8.如权利要求6所述的输出缓冲器，其特征在于，该低压输出单元包括 一第一输出区块，包括一第一型低压晶体管并联耦接于该第一高电压源与一第三节点之间，用于接收该上桥控制信号的控制以导通或切断；以及 一第二输出区块，包括一第二型低压晶体管并联I禹接于该第一低电压源与一第四节点之间，用于接收该第二控制信号以导通或切断。
9.如权利要求7所述的输出缓冲器，其特征在于，该高压程序化单元包括 一第一程序化控制区块，包括一至多个第一型高压晶体管并联耦接于该第三节点与该输出端之间，用于接收该第一程序化信号的控制以导通或切断；以及 一第二程序化控制区块，包括一至多个第二型高压晶体管并联耦接于该第四节点与该输出端之间，用于接收该第二程序化信号的控制以导通或切断。
10.如权利要求I所述的输出缓冲器，其特征在于，该位准转换模块包含有 一位准转换单元，耦接于该逻辑单元，用来将该输入信号进行位准转换而产生具有该第一位准范围的该第一逻辑信号；以及 一延迟单元，耦接于该逻辑单元，用来延迟该输入信号以产生具有该第二位准范围的该第二逻辑信号。
11.如权利要求I所述的输出缓冲器，其特征在于，该前级驱动模块包含有 一第一低压前级驱动单元，耦接于一第一高电压源与一第二低电压源之间，用于依据该第一逻辑信号以于该第一节点产生该第一控制信号；以及 一第二低压前级驱动单元，耦接于一初始高电压源与一初始低电压源之间，用于依据该第二逻辑信号以于该第二节点产生该第二控制信号。
12.如权利要求I所述的输出缓冲器，其特征在于，还包括一稱合电容，稱接于该第一节点与该第二节点之间，用于增加该输出信号的工作周期。
全文摘要
本发明公开了一种输出缓冲器，包含有一位准转换模块，用来依据一输入信号来产生具有第一位准范围的一第一逻辑信号与具有第二位准范围的一第二逻辑信号；一前级驱动模块，其由低压晶体管组成，用于依据该第一逻辑信号与该第二逻辑信号，而产生一第一控制信号以及产生一第二控制信号；以及一输出模块，用于依据该第一控制信号与该第二控制信号来产生具有第三位准范围的一输出信号，其中该第一位准范围与该第二位准范围当中每一者的大小是小于该第三位准范围的大小。
文档编号H03K19/0175GK102751974SQ201110102900
公开日2012年10月24日 申请日期2011年4月22日 优先权日2011年4月22日
发明者李建锡, 辛东橙 申请人:联咏科技股份有限公司