技术总结
一种集成电路以及其串行器/解串器物理层(SERDES PHY层)电路的操作方法。当SERDES PHY层电路处于校正预备态且第一校正输入引脚的信号为致能态时，或是当SERDES PHY层电路处于校正预备态且第一校正输入引脚的信号为致能态且第二校正输入引脚的信号为致能态时，SERDES PHY层电路进入校正态(使用参考电阻进行电流校正)。当完成电流校正后，SERDES PHY层电路进入校正完成态(不使用参考电阻并将第一校正输入引脚电性连接至第一校正输出引脚)。当SERDES PHY层电路没有处于校正完成态时，SERDES PHY层电路使第一校正输出引脚的信号为失能态。
技术研发人员：胡元民;林颖甫;温尚志
受保护的技术使用者：智原科技股份有限公司
文档号码：201610054966
技术研发日：2016.01.27
技术公布日：2017.06.09