相关申请的交叉引用
本申请要求2016年7月18日在韩国知识产权局提交的申请号为10-2016-0090926的韩国申请的优先权，其通过引用整体合并于此。
各种实施例总体而言可以涉及一种半导体电路，且更具体地，涉及一种关于可变分频比的分频器。
背景技术：
半导体电路需要根据内部操作来对外部输入信号(例如，时钟信号)分频。因此，半导体电路具有分频器。
由于外部输入信号的占空比对分频器的输出信号或分频信号具有影响，因此需要一种可以响应于各种外部输入信号来执行可靠操作的分频器。
技术实现要素：
在本公开的实施例中，可以提供一种分频器。分频器可以被配置为根据转变时序信息和分频比信号来产生具有可变周期的分频信号。
附图说明
图1是图示根据一个实施例的分频器的配置的示例的代表的示图。
图2是图示图1的时序信息发生电路的配置的示例的代表的示图。
图3是图示图1的控制电路的配置的示例的代表的示图。
图4是图示图1的分频信号发生电路的配置的示例的代表的示图。
图5和图6是在例如输入信号具有差分相位的条件下以及在例如输入信号具有单相的条件下，根据本实施例的分频器的操作时序图。
图7是图示根据本实施例的用于多相输入的脉冲发生电路的配置的示例的代表的示图。
图8和图9是在例如输入信号是多相信号的条件下以及在例如分频比信号具有不同值的条件下，根据本实施例的分频器的操作时序图。
图10图示采用具有上面关于图1到图9讨论的各种实施例的分频器的系统的代表的示例的框图。
具体实施方式
在下文中，下面可以参考附图通过实施例的各种示例来描述根据本公开的具有可变分频比的分频器。
各种实施例可以涉及一种分频器，该分频器能够产生具有期望的分频比和占空比的分频信号，而不管输入信号如何。
参考图1，根据一个实施例的分频器100可以包括时序信息发生电路200、控制电路300、分频信号发生电路400和分频比信号发生电路500。
时序信息发生电路200可以检测输入信号in的转变时序，并且产生转变时序信号pulse_or。
尽管下面描述，但是输入信号in可以包括时钟信号。时序信息发生电路200可以根据时钟信号的相位(单个/差分/多个)来配置。
控制电路300可以将通过对转变时序信息或转变时序信号pulse_or计数而产生的计数信号与分频比信号ratio<n-1:0>进行比较，并产生输出控制信号full。
控制电路300可以根据复位信号rst来复位输出控制信号full。
分频信号发生电路400可以产生具有与输出控制信号full相对应的周期的分频信号clk_out。
分频信号发生电路400可以根据复位信号rst来复位分频信号clk_out。
分频比信号发生电路500可以根据外部控制信号(例如，命令/地址(c/a))产生分频比信号ratio<n-1:0>。在一个实施例中，分频比信号发生电路500从分频器自外部接收外部控制信号。
图2图示其中时序信息发生电路200接收与具有差分相位的时钟信号(即，第一差分时钟信号clk和第二差分时钟信号cklb)相对应的输入信号in的示例。
时序信息发生电路200可以包括第一边沿检测电路210、第二边沿检测电路220和信号组合单元230。
第一边沿检测电路210可以产生与第一差分时钟信号clk的上升沿相对应的第一脉冲信号pulse_clk。
第一边沿检测电路210可以包括第一逻辑门211到第四逻辑门214。
第一逻辑门211到第三逻辑门213可以包括由反相器实现的延迟单元，并且将第一差分时钟信号clk延迟预设时间。
第四逻辑门214可以对第一差分时钟信号clk和第三逻辑门213的输出信号执行与运算，并且将运算结果输出为第一脉冲信号pulse_clk。
第二边沿检测电路220可以产生与第二差分时钟信号clkb的上升沿相对应的第二脉冲信号pulse_clkb。
第二边沿检测电路220可以包括第一逻辑门221到第四逻辑门224。
第一逻辑门221到第三逻辑门223可以包括由反相器实现的延迟单元，并且将第二差分时钟信号clkb延迟预设时间。
第四逻辑门224可以对第二差分时钟信号clkb和第三逻辑门223的输出信号执行与运算，并且将运算结果输出为第二脉冲信号pulse_clkb。
信号组合单元230可以对第一脉冲信号pulse_clk和第二脉冲信号pulse_clkb执行或运算，并且将运算结果输出为转变时序信号pulse_or。
参考图3，控制电路300可以包括计数器310、或门320和比较器330。
计数器310可以通过对转变时序信号pulse_or进行计数来产生计数信号cnt<n-1:0>。
当复位信号rst和输出控制信号full中的任意一个具有激活电平(例如，高电平)时，或门320可以复位计数信号cnt<n-1:0>的值。此外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
比较器330可以将计数信号cnt<n-1:0>的值与分频比信号ratio<n-1:0>的值进行比较，并且当两个值彼此一致时使能输出控制信号full。
比较器330可以包括多个同或(xnor)门331和与门332。
多个同或门331可以接收计数信号cnt<n-1:0>的各个比特位以及分频比信号ratio<n-1:0>的各个比特位。
与门332可以对多个同或门331的输出执行与运算，并且将运算结果输出为输出控制信号full。
参考图4，每当输出控制信号full的脉冲产生时，分频信号发生电路400可以使其输出信号或分频信号clk_out反相，从而产生具有恒定占空比(例如但不限于，50:50)的分频信号clk_out。
分频信号发生电路400可以包括触发器350和反相器360。
触发器350可以根据输出控制信号full的上升沿来输出分频信号clk_out的反相信号或反相器360的输出。
反相器360可以反相分频信号clk_out。
触发器350还可以接收复位信号rst。
以下，将参考图5来描述在例如输入信号in具有差分相位的情况下，根据本实施例的分频器100的操作。
此时，例如，假设分频比信号ratio<2:0>被设置为二进制值“101”或十进制值“5”。
因此，可以产生具有第一差分时钟信号clk和第二差分时钟信号clkb的上升转变时序信息的转变时序信号pulse_or。
由于分频比信号ratio<2:0>的值为“101”，所以每当计数信号cnt<2:0>的值为“101”时，就可以以高电平脉冲的形式产生输出控制信号full。
每当输出控制信号full的脉冲产生时，计数信号cnt<2:0>的值可以被复位为“000”。
当输入信号in的相位数量由“m”来表示而分频信号ratio<2:0>的十进制值由“k”来表示时，分频比可以被定义为2*k/m。此时，由于m是2而k是5，因此分频比可以变为5。
因此，由于每当输出控制信号full的脉冲产生时分频信号clk_out转变，所以可以产生具有与时钟信号clk的五个周期相对应的周期的分频信号clk_out。
此外，可以根据第一差分时钟信号clk和第二差分时钟信号clkb的上升沿产生输出控制信号full。
因此，当输入信号in或第一时钟信号clk和第二时钟信号clkb的占空比不是50:50时，根据输出控制信号full产生的分频信号clk_out可以具有恒定的占空比(例如，50:50)。
即，根据本实施例的分频器100不仅可以将输入信号in的周期改变为期望值，而且还可以执行占空比校正。
以下，将参考图6描述在例如输入信号in具有单相的情况下，根据本实施例的分频器100的操作。
在这种情况下，例如，假设分频比信号ratio<2:0>被设置为二进制值“011”或十进制值“3”。
此时，因为控制只输入第一差分时钟信号clk和第二差分时钟信号clkb中的一个或者控制图2的第二边沿检测电路220不工作，所以输入信号in可以具有单相。
因此，可以产生具有第一差分时钟信号clk的上升转换时序信息的转换时序信号pulse_or。
由于分频比信号ratio<2:0>的值为“011”，因此每当计数信号cnt<2:0>的值为“011”时，就可以以高电平脉冲的形式产生输出控制信号full。
每当输出控制信号full的脉冲产生时，计数信号cnt<2:0>的值可以被复位为“000”。
当输入信号in的相位数量由“m”来表示而分频信号ratio<2:0>的十进制值由“k”来表示时，分频比可以被定义为2*k/m。此时，由于m为1而k为3，因此分频比可以变为6。
由于每当输出控制信号full的脉冲产生时分频信号clk_out转变，因此可以产生具有与时钟信号clk的六个周期相对应的周期的分频信号clk_out。
此外，如参考图5所述，分频信号clk_out可以具有恒定的占空比(例如，50:50)。
当输入信号in是多相信号(例如，4相信号)或者包括第一相位时钟信号到第四相位时钟信号clk0、clk90、clk180和clk270时，可以如图7中所示的来配置时序信息发生电路201。
例如，为了便于描述，clk0、clk90、clk180和clk270可以表示第一相位时钟信号到第四相位时钟信号。基于第一相位时钟信号clk0，第一相位时钟信号到第四相位时钟信号clk0、clk90、clk180和clk270中的每个可以具有90度的相位差。
时序信息发生电路201可以包括第一边沿检测电路240到第四边沿检测电路270以及信号组合单元280。
第一边沿检测电路240可以产生与第一相位时钟信号clk0的上升沿相对应的第一脉冲信号pulse_clk0。
第一边沿检测电路240可以包括第一逻辑门241到第四逻辑门244。
第二边沿检测电路250可以产生与第二相位时钟信号clk90的上升沿相对应的第二脉冲信号pulse_clk90。
第二边沿检测电路250可以包括第一逻辑门251到第四逻辑门254。
第三边沿检测电路260可以产生与第三相位时钟信号clk180的上升沿相对应的第三脉冲信号pulse_clk180。
第三边沿检测电路260可以包括第一逻辑门261到第四逻辑门264。
第四边沿检测电路270可以产生与第四相位时钟信号clk270的上升沿相对应的第四脉冲信号pulse_clk270。
第四边沿检测电路270可以包括第一逻辑门271到第四逻辑门274。
由于第一边沿检测电路240到第四边沿检测电路270可以以与图2的第一边沿检测电路210相同的方式来配置，因此这里省略其配置。
信号组合单元280可以对第一脉冲信号pulse_clk0到第四脉冲信号pulse_clk270执行或运算，并且将运算结果输出为转变时序信号pulse_or。
信号组合单元280可以包括第一逻辑门281到第三逻辑门283。
第一或门281可以对第一脉冲信号pulse_clk0和第二脉冲信号pulse_clk90执行或运算。
第二或门282可以对第三脉冲信号pulse_clk180和第四脉冲信号pulse_clk270执行或运算。
第三或门283可以对第一或门281的输出信号和第二或门282的输出信号执行或运算，并且将运算结果输出为转变时序信号pulse_or。
以下，参考图8来描述在输入信号in是多相信号(例如，4相(clk0、clk90、clk180和clk270)信号)的情况下，根据本实施例的分频器100的操作。
例如，假设分频比信号ratio<2:0>被设置为二进制值“111”或十进制值“7”。
因此，可以产生具有第一相位时钟信号clk0到第四相位时钟信号clk270的上升转变时序信息的转变时序信号pulse_or。
由于分频比信号ratio<2:0>的值为“111”，因此每当计数信号cnt<2:0>的值为“111”时，可以以高电平脉冲的形式产生输出控制信号full。
每当输出控制信号full的脉冲产生时，计数信号cnt<2:0>的值可以被复位为“000”。
当输入信号in的相位数量由“m”来表示而分频信号ratio<2:0>的十进制值由“k”来表示时，分频比可以被定义为2*k/m。此时，由于m为4而k为7，因此分频比可以变为3.5。
因此，由于每当输出控制信号full的脉冲产生时分频信号clk_out转变，所以可以产生具有与时钟信号clk的3.5个周期相对应的周期的分频信号clk_out。
此外，由于基于第一相位时钟信号clk0到第四相位时钟信号clk270的上升沿来产生输出控制信号full，因此根据输出控制信号full产生的分频信号clk_out可以具有恒定的占空比(例如，50:50)。
接下来，将参考图9来描述在输入信号in是多相信号(例如，如在图8中的4相(clk0、clk90、clk180和clk270)信号)，但是分频比信号ratio<2:0>具有不同值的情况下，根据本实施例的分频器100的操作。
例如，假设分频比信号ratio<2:0>被设置为二进制值“001”或十进制值“1”。
因此，可以产生具有第一相位时钟信号clk0到第四相位时钟信号clk270的上升转变时序信息的转变时序信号pulse_or。
由于分频比信号ratio<2:0>的值为“001”，因此每当计数信号cnt<2:0>的值为“001”时，就可以以高电平脉冲的形式产生输出控制信号full。
每当输出控制信号full的脉冲产生时，计数信号cnt<2:0>的值可以被复位为“000”。
分频比可以被定义为2*k/m。由于m是4而k是1，所以分频比可以变为0.5。
由于每当输出控制信号full的脉冲产生时分频信号clk_out转变，因此可以产生具有与时钟信号clk的半个周期相对应的周期的分频信号clk_out。
此外，如参考图8所述，分频信号clk_out可以具有恒定的占空比(例如，50:50)。
如上所述，根据本实施例的分频器100可以根据设置的分频比来产生具有与输入信号in的半个周期和倍数相对应的各个周期的分频信号clk_out。分频器100可以使用输入信号in的转变时序信息来执行将分频信号clk_out设置为恒定占空比(例如但不限于50:50)的占空比校正功能。
如上所讨论的分频器(参见图1到图9)在其它存储器件、处理器和计算机系统的设计中特别有用。例如，参考图10，示出了根据各种实施例的采用分频器的系统的框图，并且通常用附图标记1000表示。系统1000可以包括一个或多个处理器(即，处理器)，或，例如但不限于，中央处理单元(“cpu”)1100。处理器(即，cpu)1100可以单独使用或与其它处理器(即，cpu)组合使用。虽然处理器(即，cpu)1100将主要以单数提及，但本领域技术人员将理解的是，可以实现具有任何数量的物理处理器或逻辑处理器(即，cpu)的系统1000。
芯片组1150可以可操作地耦接到处理器(即，cpu)1100。芯片组1150是用于处理器(即，cpu)1100和系统1000的其它组件之间的信号的通信路径。系统1000的其它组件可以包括存储器控制器1200、输入/输出(“i/o”)总线1250和磁盘驱动器控制器1300。根据系统1000的配置，可以通过芯片组1150传送多个不同信号中的任意一个，而且本领域技术人员将理解，在不改变系统1000的基本性质的情况下，可以容易地调整遍及系统1000的信号的路径。
如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括如上参考图1到图9所讨论的至少一个分频器。因此，存储器控制器1200可以通过芯片组1150接收从处理器(即，cpu)1100提供的请求。在可选实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上关于图1到图9所讨论的至少一个分频器，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但不限于，单列直插存储器模块(“simm”)和双列直插存储器模块(“dimm”)。此外，存储器件1350可以通过储存指令和数据两者来促进外部数据储存器件的安全移除。
芯片组1150还可以耦接到i/o总线1250。i/o总线1250可以用作从芯片组1150到i/o设备1410、1420和1430的信号的通信路径。i/o设备1410、1420和1430可以包括，例如但不限于，鼠标1410、视频显示器1420或键盘1430。i/o总线1250可以采用多种通信协议中的任意一种以与i/o设备1410、1420和1430通信。在一个实施例中，i/o总线1250可以被集成到芯片组1150中。
磁盘驱动器控制器1300可以可操作地耦接到芯片组1150。磁盘驱动器控制器1300可以用作芯片组1150和一个内部磁盘驱动器1450或多于一个内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过储存指令和数据两者来促进外部数据储存器件的断开。磁盘驱动器控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议来彼此通信或与芯片组1150通信，其中通信协议包括，例如但不限于，上述关于i/o总线1250所提及的所有那些协议。
重要的是要注意，上面关于图10所描述的系统1000仅仅是上面关于图1到图9所讨论的分频器的一个示例。在可选实施例中，诸如，例如但不限于，蜂窝电话或数码相机，组件可以不同于图10中所示的实施例。
尽管上面已经描述了特定实施例，但是本领域技术人员将理解，所描述的实施例仅仅作为示例。因此，本文所描述的半导体电路不应该基于所描述的实施例来限制。相反，本文所描述的半导体电路应当仅根据所附权利要求结合以上描述和附图来限制。