本实用新型涉及模拟电路设计领域，特别是涉及一种低压轨至轨运算放大电路。
背景技术：
近年来，随着便携式电子产品的广泛应用,低电压模拟集成电路设计技术越来越受到人们的关注。由于集成电路中特征尺寸的缩小，电源电压的降低迫使模拟电路单元在动态范围、电路速度等方面的性能大大降低，使得电路设计更加复杂化。为了提高运算放大电路的性能，增加输入输出信号的动态范围，必须更加注重轨至轨运算放大电路的研究。其中，稳定跨导的轨至轨运算放大电路的设计更是成为研究的热点。
技术实现要素：
本实用新型所要解决的技术问题在于，提出了一种低压轨至轨运算放大电路，能够使输入信号电压在轨至轨的范围内，保证低压轨至轨运算放大电路正常工作。
为了解决上述技术问题，本实用新型采用如下技术方案：
依据本实用新型的一个方面，提供了一种低压轨至轨运算放大电路，包括：偏置电路、恒定跨导的输入级电路、折叠共源共栅放大电路和自适应负载的AB类输出电路。
所述偏置电路包括：第一晶体管（M1）、第二晶体管（M2）、第三晶体管（M3）和第一电阻（R1）；
其中，所述第一晶体管（M1）和第二晶体管（M2）均是P沟道场效应晶体管；
所述第三晶体管（M3）是N沟道场效应晶体管；
所述第一晶体管（M1）的栅极与第一晶体管（M1）的漏极、第一电阻（R1）的一端和第二晶体管（M2）的栅极相连，所述第一晶体管（M1）的源级与电源（VDD）相连；
所述第二晶体管（M2）的源级与电源（VDD）相连，所述第二晶体管（M2）的漏极与第三晶体管（M3）的栅极和第三晶体管（M3）的漏极相连；
所述第三晶体管（M3）的源级与地（GND）相连；
所述第一电阻（R1）的一端与地（GND）相连；
所述恒定跨导的输入级电路包括：第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）、第八晶体管（M8）、第九晶体管（M9）、第十晶体管（M10）、第十一晶体管（M11）、第十二晶体管（M12）、第十三晶体管（M13）、第十四晶体管（M14）、第十五晶体管（M15）、第十六晶体管（M16）、第十七晶体管（M17）、第十八晶体管（M18）、第十九晶体管（M19）、第二十晶体管（M20）和第二十一晶体管（M21）；
其中，所述第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）、第八晶体管（M8）、第九晶体管（M9）、第十二晶体管（M12）、第十八晶体管（M18）、第十九晶体管（M19）、第二十晶体管（M20）、第二十一晶体管（M21）均是P沟道场效应晶体管；
所述第十晶体管（M10）、第十一晶体管（M11）、第十三晶体管（M13）、第十四晶体管（M14）、第十五晶体管（M15）、第十六晶体管（M16）、第十七晶体管（M17）均是N沟道场效应晶体管；
所述第四晶体管（M4）的栅极与第六晶体管（M6）的栅极、第七晶体管（M7）的栅极和第二晶体管（M2）的栅极相连，所述第四晶体管（M4）的漏极与第五晶体管（M5）的源级和第十三晶体管（M13）的栅极相连，所述第四晶体管（M4）的源级与电源（VDD）相连；
所述第五晶体管（M5）的栅极与第十三晶体管（M13）的漏极、第十晶体管（M10）的源级和第十一晶体管（M11）的源级相连，所述第五晶体管（M5）的漏极与地（GND）相连；
所述第六晶体管（M6）的漏极与第七晶体管（M7）的源级相连，所述第六晶体管（M6）的源级与电源（VDD）相连；
所述第八晶体管（M8）的源级与第七晶体管（M7）的漏极相连，所述第八晶体管（M8）的栅极与第十六晶体管（M16）的源级和第十七晶体管（M17）的漏极相连，所述第八晶体管（M8）的漏极与第九晶体管（M9）的源级、第十二晶体管（M12）的源级和第十六晶体管（M16）的栅极相连；
所述第十晶体管（M10）的漏极与第十八晶体管（M18）的栅极和第十八晶体管（M18）的漏极相连，所述第十晶体管（M10）的栅极与第九晶体管（M9）的栅极相连，并且为所述低压轨至轨运算放大电路的正输入端；
所述第十一晶体管（M11）的漏极与第二十晶体管（M20）的栅极和第二十晶体管（M20）的漏极相连，所述第十一晶体管（M11）的栅极与第十二晶体管（M12）的栅极相连，并且为所述低压轨至轨运算放大电路的负输入端；
所述第十四晶体管（M14）的漏极与第十三晶体管（M13）的源级相连，所述第十四晶体管（M14）的栅极与第十五晶体管（M15）的栅极、第十七晶体管（M17）的栅极和第三晶体管（M3）的栅极相连，所述第十四晶体管（M14）的源级与第十五晶体管（M15）的漏极相连；
所述第十五晶体管（M15）的源级与地（GND）相连；
所述第十六晶体管（M16）的漏极与电源（VDD）相连；
所述第十七晶体管（M17）的源级与地（GND）相连；
所述第十八晶体管（M18）的源级与电源（VDD）相连，所述第十八晶体管（M18）的栅极与第十九晶体管（M19）的栅极相连；
所述第十九晶体管（M19）的源级与电源（VDD）相连，所述第十九晶体管（M19）的漏极与第十二晶体管（M12）的漏极相连；
所述第二十晶体管（M20）的源级与电源（VDD）相连，所述第二十晶体管（M20）的栅极与第二十一晶体管（M21）的栅极相连；
所述第二十一晶体管（M21）的源级与电源（VDD）相连，所述第二十一晶体管（M21）的漏极与第九晶体管（M9）的漏极相连；
其中，所述折叠共源共栅放大电路（03）包括：第二十二晶体管（M22）、第二十三晶体管（M23）、第二十四晶体管（M24）、第二十五晶体管（M25）、第二十六晶体管（M26）、第二十七晶体管（M27）、第二十八晶体管（M28）、第二十九晶体管（M29）；
其中，所述第二十二晶体管（M22）、第二十三晶体管（M23）、第二十四晶体管（M24）、第二十五晶体管（M25）均是P沟道场效应晶体管；
所述第二十六晶体管（M26）、第二十七晶体管（M27）、第二十八晶体管（M28）、
第二十九晶体管（M29）均是N沟道场效应晶体管；
所述第二十二晶体管（M22）的栅极与第二十二晶体管（M22）的漏极和第二十三晶体管（M23）的栅极相连，所述第二十二晶体管（M22）的漏极与第二十四晶体管（M24）的源级相连，所述第二十二晶体管（M22）的源级与电源（VDD）相连；
所述第二十三晶体管（M23）的漏极与第二十五晶体管（M25）的源级相连，所述第二十三晶体管（M23）的源级与电源（VDD）相连；
所述第二十四晶体管（M24）的栅极与第二十四晶体管（M24）的漏极和第二十五晶体管（M25）的栅极相连，所述第二十四晶体管（M24）的漏极与第二十六晶体管（M26）的漏极相连；
所述第二十六晶体管（M26）的栅极与第二十六晶体管（M26）的漏极和第二十七晶体管（M27）的栅极相连，所述第二十六晶体管（M26）的源级与第二十八晶体管（M28）的漏极和第九晶体管（M9）的漏极相连；
所述第二十七晶体管（M27）的漏极与第二十五晶体管（M25）的漏极相连，所述第二十七晶体管（M27）的源级与第二十九晶体管（M29）的漏极和第十二晶体管（M12）的漏极相连；
所述第二十八晶体管（M28）的栅极与第二十八晶体管（M28）的漏极和第二十九晶体管（M29）的栅极相连，所述第二十八晶体管（M28）的源级与地（GND）相连；
所述第二十九晶体管（M29）的源级与地(GND)相连；
其中，所述自适应负载的AB类输出电路（04）包括：第三十晶体管（M30）、第三十一晶体管（M31）、第三十二晶体管（M32）、第三十三晶体管（M33）、第三十四晶体管（M34）、第三十五晶体管（M35）、第三十六晶体管（M36）、第三十七晶体管（M37）、第三十八晶体管（M38）、第三十九晶体管（M39）、第一补偿电容（C1）、第二补偿电容（C2）、第三补偿电容（C3）；
其中，所述第三十晶体管（M30）、第三十一晶体管（M31）、第三十四晶体管（M34）、第三十五晶体管（M35）、第三十八晶体管（M38）均是P沟道场效应晶体管；
所述第三十二晶体管（M32）、第三十三晶体管（M33）、第三十六晶体管（M36）、第三十七晶体管（M37）、第三十九晶体管（M39）均是N沟道场效应晶体管；
所述第三十晶体管（M30）的栅极与第三十晶体管（M30）的漏极和第三十一晶体管（M31）的栅极相连，所述第三十晶体管（M30）的漏极与第三十二晶体管（M32）的漏极、第三十五晶体管（M35）的漏极、第一补偿电容（C1）的一端、第三十四晶体管（M34）的栅极和第三十八晶体管（M38）的栅极相连，所述第三十晶体管（M30）的源级与电源（VDD）相连；
所述第三十一晶体管（M31）的漏极与第二补偿电容（C2）的一端、第三十三晶体管（M33）的漏极、第三十六晶体管（M36）的漏极、第三十七晶体管（M37）的栅极和第三十九晶体管（M39）的栅极相连，第三十一晶体管（M31）的源级与电源（VDD）相连；
所述第三十二晶体管（M32）的栅极与第二十五晶体管（M25）的漏极、第三补偿电容（C3）的一端和第三十三晶体管（M33）的栅极相连，所述第三十二晶体管（M32）的源级与地（GND）相连；
所述第三十三晶体管（M33）的源级与地（GND）相连；
所述第三十四晶体管（M34）栅极与第三十八晶体管（M38）的栅极相连，所述第三十四晶体管（M34）的漏极与第三十五晶体管（M35）的源级相连，所述第三十四晶体管（M34）的源级（M34）与电源（VDD）相连；
所述第三十五晶体管（M35）的栅极与偏置电压Vbias1相连；
所述第三十六晶体管（M36）的栅极与偏置电压Vbias2相连，所述第三十六晶体管（M36）的源级与第三十七晶体管（M37）的漏极相连；
所述第三十七晶体管（M37）的源级与地（GND）相连；
所述第三十八晶体管（M38）的漏极与第一补偿电容（C1）的一端、第二补偿电容（C2）的一端、第三补偿电容（C3）的一端和第三十九晶体管（M39）的漏极相连；
所述第三十九晶体管（M39）的源级与地（GND）相连。
本实用新型的优点是：本实用新型采用新型电平移位技术来稳定输入级跨导，使得电路在整个输入共模范围内的直流增益保持恒定；增益级采用折叠式共源共栅放大电路，获得了高电压增益和高电源抑制比；输出级采用适用于低电压的AB类输出级，降低输出级的静态电流对工艺变化的敏感性，从而获得一个精确的静态电流控制，实现共模输出电压范围达到轨至轨，具有高驱动能力。
附图说明
图1为本实用新型的电路图。
具体实施方式
如图1所示，该低压轨至轨运算放大电路包括：偏置电路（01）、恒定跨导的输入级电路（02）、折叠共源共栅放大电路（03）和自适应负载的AB类输出电路（04）。
其中，偏置电路（01）包括：第一晶体管（M1）、第二晶体管（M2）、第三晶体管（M3）和第一电阻（R1）；第一晶体管（M1）和第二晶体管（M2）均是P沟道场效应晶体管；第三晶体管（M3）是N沟道场效应晶体管。
第一晶体管（M1）的栅极与第一晶体管（M1）的漏极、第一电阻（R1）的一端和第二晶体管（M2）的栅极相连，第一晶体管（M1）的源级与电源（VDD）相连；第二晶体管（M2）的源级与电源（VDD）相连，第二晶体管（M2）的漏极与第三晶体管（M3）的栅极和第三晶体管（M3）的漏极相连；第三晶体管（M3）的源级与地（GND）相连；第一电阻（R1）的一端与地（GND）相连。
第一晶体管（M1）、第二晶体管（M2）、第三晶体管（M3）和第一电阻（R1）构成电路的主偏置电路，主偏置电流设计为10μA。第二晶体管（M2）和第三晶体管（M3）为输入级的尾电流源提供稳定的偏置电流。
恒定跨导的输入级电路（02）包括：第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）、第八晶体管（M8）、第九晶体管（M9）、第十晶体管（M10）、第十一晶体管（M11）、第十二晶体管（M12）、第十三晶体管（M13）、第十四晶体管（M14）、第十五晶体管（M15）、第十六晶体管（M16）、第十七晶体管（M17）、第十八晶体管（M18）、第十九晶体管（M19）、第二十晶体管（M20）和第二十一晶体管（M21）；第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）、第八晶体管（M8）、第九晶体管（M9）、第十二晶体管（M12）、第十八晶体管（M18）、第十九晶体管（M19）、第二十晶体管（M20）、第二十一晶体管（M21）均是P沟道场效应晶体管；第十晶体管（M10）、第十一晶体管（M11）、第十三晶体管（M13）、第十四晶体管（M14）、第十五晶体管（M15）、第十六晶体管（M16）、第十七晶体管（M17）均是N沟道场效应晶体管。
第四晶体管（M4）的栅极与第六晶体管（M6）的栅极、第七晶体管（M7）的栅极和第二晶体管（M2）的栅极相连，第四晶体管（M4）的漏极与第五晶体管（M5）的源级和第十三晶体管（M13）的栅极相连，第四晶体管（M4）的源级与电源（VDD）相连；第五晶体管（M5）的栅极与第十三晶体管（M13）的漏极、第十晶体管（M10）的源级和第十一晶体管（M11）的源级相连，第五晶体管（M5）的漏极与地（GND）相连；第六晶体管（M6）的漏极与第七晶体管（M7）的源级相连，第六晶体管（M6）的源级与电源（VDD）相连；第八晶体管（M8）的源级与第七晶体管（M7）的漏极相连，第八晶体管（M8）的栅极与第十六晶体管（M16）的源级和第十七晶体管（M17）的漏极相连，第八晶体管（M8）的漏极与第九晶体管（M9）的源级、第十二晶体管（M12）的源级和第十六晶体管（M16）的栅极相连；第十晶体管（M10）的漏极与第十八晶体管（M18）的栅极和第十八晶体管（M18）的漏极相连，第十晶体管（M10）的栅极与第九晶体管（M9）的栅极相连，并且为低压轨至轨运算放大电路的正输入端；第十一晶体管（M11）的漏极与第二十晶体管（M20）的栅极和第二十晶体管（M20）的漏极相连，第十一晶体管（M11）的栅极与第十二晶体管（M12）的栅极相连，并且为低压轨至轨运算放大电路的负输入端；第十四晶体管（M14）的漏极与第十三晶体管（M13）的源级相连，第十四晶体管（M14）的栅极与第十五晶体管（M15）的栅极、第十七晶体管（M17）的栅极和第三晶体管（M3）的栅极相连，第十四晶体管（M14）的源级与第十五晶体管（M15）的漏极相连；第十五晶体管（M15）的源级与地（GND）相第十六晶体管（M16）的漏极与电源（VDD）相连；第十七晶体管（M17）的源级与地（GND）相连；第十八晶体管（M18）的源级与电源（VDD）相连，第十八晶体管（M18）的栅极与第十九晶体管（M19）的栅极相连；第十九晶体管（M19）的源级与电源（VDD）相连，第十九晶体管（M19）的漏极与第十二晶体管（M12）的漏极相连；第二十晶体管（M20）的源级与电源（VDD）相连，第二十晶体管（M20）的栅极与第二十一晶体管（M21）的栅极相连；第二十一晶体管（M21）的源级与电源（VDD）相连，第二十一晶体管（M21）的漏极与第九晶体管（M9）的漏极相连。
第六晶体管（M6）和第七晶体管（M7）为PMOS差分输入对的尾电流源，第十四晶体管（M14）和第十五晶体管（M15）为NMOS差分输入对的尾电流源。第八晶体管（M8）用来转移PMOS差分输入对的电压电平和降低第七晶体管（M7）的漏源电压，为了使第七晶体管（M7）的工作状态处在饱和区，则必须增加PMOS差分输入对的共模输入电压；第十三晶体管（M13）用来转移NMOS差分输入对的电压电平和降低第十四晶体管（M14）的漏源电压，为了使第十四晶体管（M14）的工作状态处在饱和区，则必须增加NMOS差分输入对的共模输入电压，从而使输入级的总跨导在共模输入电压范围内保持恒定。NMOS差分输入对的电流通过1:1电流镜与对应的PMOS差分输入对的电流相加后输入给折叠共源共栅放大电路。
折叠共源共栅放大电路（03）包括：第二十二晶体管（M22）、第二十三晶体管（M23）、第二十四晶体管（M24）、第二十五晶体管（M25）、第二十六晶体管（M26）、第二十七晶体管（M27）、第二十八晶体管（M28）、第二十九晶体管（M29）；第二十二晶体管（M22）、第二十三晶体管（M23）、第二十四晶体管（M24）、第二十五晶体管（M25）均是P沟道场效应晶体管；第二十六晶体管（M26）、第二十七晶体管（M27）、第二十八晶体管（M28）、第二十九晶体管（M29）均是N沟道场效应晶体管。
第二十二晶体管（M22）的栅极与第二十二晶体管（M22）的漏极和第二十三晶体管（M23）的栅极相连，第二十二晶体管（M22）的漏极与第二十四晶体管（M24）的源级相连，第二十二晶体管（M22）的源级与电源（VDD）相连；第二十三晶体管（M23）的漏极与第二十五晶体管（M25）的源级相连，第二十三晶体管（M23）的源级与电源（VDD）相连；第二十四晶体管（M24）的栅极与第二十四晶体管（M24）的漏极和第二十五晶体管（M25）的栅极相连，第二十四晶体管（M24）的漏极与第二十六晶体管（M26）的漏极相连；第二十六晶体管（M26）的栅极与第二十六晶体管（M26）的漏极和第二十七晶体管（M27）的栅极相连，第二十六晶体管（M26）的源级与第二十八晶体管（M28）的漏极和第九晶体管（M9）的漏极相连；第二十七晶体管（M27）的漏极与第二十五晶体管（M25）的漏极相连，第二十七晶体管（M27）的源级与第二十九晶体管（M29）的漏极和第十二晶体管（M12）的漏极相连；第二十八晶体管（M28）的栅极与第二十八晶体管（M28）的漏极和第二十九晶体管（M29）的栅极相连，第二十八晶体管（M28）的源级与地（GND）相连；第二十九晶体管（M29）的源级与地(GND)相连。
折叠共源共栅放大电路将输入级产生的电流信号转换为电压信号，并进行放大输出。其中，第二十二晶体管（M22）、第二十三晶体管（M23）、第二十四晶体管（M24）和第二十五晶体管（M25）构成一种折叠共源共栅电流镜，第二十六晶体管（M26）、第二十七晶体管（M27）、第二十八晶体管（M28）和第二十九晶体管（M29）也构成一种折叠共源共栅电流镜。输入级PMOS差分输入对的漏端直接连接到共源共栅器件的源级上，使得共模输入电压增大，对电源电压的要求降低。
自适应负载的AB类输出电路（04）包括：第三十晶体管（M30）、第三十一晶体管（M31）、第三十二晶体管（M32）、第三十三晶体管（M33）、第三十四晶体管（M34）、第三十五晶体管（M35）、第三十六晶体管（M36）、第三十七晶体管（M37）、第三十八晶体管（M38）、第三十九晶体管（M39）、第一补偿电容（C1）、第二补偿电容（C2）、第三补偿电容（C3）；第三十晶体管（M30）、第三十一晶体管（M31）、第三十四晶体管（M34）、第三十五晶体管（M35）、第三十八晶体管（M38）均是P沟道场效应晶体管；第三十二晶体管（M32）、第三十三晶体管（M33）、第三十六晶体管（M36）、第三十七晶体管（M37）、第三十九晶体管（M39）均是N沟道场效应晶体管。
第三十晶体管（M30）的栅极与第三十晶体管（M30）的漏极和第三十一晶体管（M31）的栅极相连，第三十晶体管（M30）的漏极与第三十二晶体管（M32）的漏极、第三十五晶体管（M35）的漏极、第一补偿电容（C1）的一端、第三十四晶体管（M34）的栅极和第三十八晶体管（M38）的栅极相连，第三十晶体管（M30）的源级与电源（VDD）相连；第三十一晶体管（M31）的漏极与第二补偿电容（C2）的一端、第三十三晶体管（M33）的漏极、第三十六晶体管（M36）的漏极、第三十七晶体管（M37）的栅极和第三十九晶体管（M39）的栅极相连，第三十一晶体管（M31）的源级与电源（VDD）相连；第三十二晶体管（M32）的栅极与第二十五晶体管（M25）的漏极、第三补偿电容（C3）的一端和第三十三晶体管（M33）的栅极相连，第三十二晶体管（M32）的源级与地（GND）相连；第三十三晶体管（M33）的源级与地（GND）相连；第三十四晶体管（M34）栅极与第三十八晶体管（M38）的栅极相连，第三十四晶体管（M34）的漏极与第三十五晶体管（M35）的源级相连，第三十四晶体管（M34）的源级（M34）与电源（VDD）相连；第三十五晶体管（M35）的栅极与偏置电压Vbias1相连；第三十六晶体管（M36）的栅极与偏置电压Vbias2相连，第三十六晶体管（M36）的源级与第三十七晶体管（M37）的漏极相连；第三十七晶体管（M37）的源级与地（GND）相连；第三十八晶体管（M38）的漏极与第一补偿电容（C1）的一端、第二补偿电容（C2）的一端、第三补偿电容（C3）的一端和第三十九晶体管（M39）的漏极相连；第三十九晶体管（M39）的源级与地（GND）相连。
第三十二晶体管（M32）的栅极连接折叠共源共栅放大电路的输出电压。第三十二晶体管（M32）的漏极电压和第三十三晶体管（M33）的漏极电压有很大的电压摆幅，输出级能够流入或提供的电流比静态电流大得多。例如，第三十三晶体管（M33）的漏极电压很大，VGS37就变得很大，但VDS37被第三十六晶体管（M36）限制了，第三十七晶体管（M37）进入了线性区，减小了输出电流的增加强度，但这个电流仍比跨导线性环提供的电流要大得多。
该电路采用一个简单的偏置电路，新型电平移位的恒定跨导输入级电路，折叠共源共栅放大电路和自适应负载的AB类输出电路，整个电路能够在低压下工作，同时保证输入输出动态范围达到轨至轨。
本实用新型不局限于上述实施方式，还可以是上述实施方式中所述技术特征的合理组合。