专利名称：Pll电路及其自动调整电路的制作方法
技术领域：
本发明涉及PLL电路及其自动调整电路、以及包含该PLL电路的半导体装置。
PLL电路在接收机中举例来说可用于从串行信号抽取时钟信号。由于在半导体装置制造过程中往往会发生微小的变化，所以，即使是在同一晶片上，PLL电路中的VCO的固有频率通常也会随半导体芯片而不同，该固有频率的变化范围大约为±30％。因此，要求PPL电路具有宽的同步范围，因而使电路设计变得复杂或困难。
为此，如图9所示，将具有可调中心频率的数字VCO用于PLL电路。在这种电路中，相位比较器10、环路滤波器11、VCO控制电路12、及数字VCO13接成环路形状。
VCO控制电路12是一种模数转换器，输出与模拟电压AV对应的数字值DV。图10(A)示出VCO控制电路12的输入-输出特性。
数字VCO的输出时钟信号频率是数字值DV的线性函数。如图10(B)所示，f/fc随数字值DV而变化，其中fc是数字值DV的中心频率，相当于最大频率值DVmax的一半。该中心频率fc由来自中心频率设定电路14的中心频率设定值CFV决定。fc/fco的变化如图10(C)所示，其中fco是处于中心频率设定值CFV的中心固有频率，相当于其最大值CFVmax的一半。在本例中，fc/fco的范围为0.8≤fc/fco≤1.2。
例如，假定基准信号RFF的频率fr及数字VCO13的中心固有频率fco都设定为100MHz，而实际中心固有频率fco为70MHz。在这种情况下，如将中心频率设定值CFV设定为最大值CFVmax，则中心频率fc增加20％，达到84MHz。随着数字值DV的变化，中心频率f的范围为79.8≤f≤88.2。所以，在这种PLL电路中，对于100MHz的基准信号REF，不能将时钟信号CLK锁定在相位同步状态。
因此，使半导体装置的产量变得很低。为提高其产量，需要具有宽范围输出频率f的数字VCO13。在这种情况下，数字VCO13很难设计，而PPL电路的价格也会提高。
在数字值DV固定为最大值DVmax一半的情况下，将输出时钟信号(反馈时钟信号)CLK供给示波器，以测量输出频率f。调整中心频率设定值CFV，使所测量的输出频率f等于基准频率fr。这项调整在半导体装置装运前由检验员以手动方式进行。中心频率设定电路14装在具有PLL电路的半导体装置内，在调整中心频率设定值CFV时，其开关元件的状态根据图中未示出的保险丝是否烧断来确定。
在现有技术中，这种调整必须对每个半导体芯片进行，因而降低了半导体芯片的成批生产率。
因此，本发明的目的是提供一种能够进行自动调整从而使反馈时钟信号的中心频率趋近于基准信号频率的PLL电路及其自动调整电路以及相关的半导体装置。
本发明的另一目的是提供一种能够进行自动调整从而使反馈时钟信号的中心频率移动到更为靠近基准信号频率的PLL电路及其自动调整电路以及相关联的半导体装置。
按照本发明，可提供一种用于在PLL电路中调整程序数据N的PLL自动调整电路，该PLL电路包括一个用于对VCO的输出频率进行分频的1/N可编程分频器，该1/N可编程分频器连接在VCO的输出端与相位比较器的一个输入端之间，该PLL自动调整电路包括用于在规定时间内对VCO的输出时钟信号进行计数的第1计数器；及用于根据该第1计数器的计数值设定程序数据N的数据转换器。
如采用本发明，则由于将可编程分频器连接在VCO与相位比较器之间并能调整可编程分频器的程序数据N，所以，与不使用可编程分频器的情况相比，能使VCO的中心频率设定范围更窄，因而使PLL电路更容易设计，并能提高包含PLL电路的半导体装置的产量。
由于程序数据N由可编程分频器自动设定，所以能对(VCO的输出中心频率)/N、即反馈时钟信号频率进行自动调整，使其趋近于基准信号频率。
另外，包含PLL电路的半导体装置，在装运前很容易调整，或不需要调整，因而能提高成批生产率。
在本发明的第1形态中，该数据转换器是用于将输入地址值转换为存储值的存储器。
如采用第1形态，则由于可通过改变存储器的内容而适用于不同类型的PLL电路，所以，该数据转换器可以在很宽的范围使用。
在本发明的第2形态中，还包括一个控制电路，用于响应调整启动信号而在程序数据N已被设定之前将VCO的输出频率控制在中心固有频率。
如采用第2形态，则能将反馈时钟信号频率更适当地调整到靠近基准信号频率。
在本发明的第3形态中，还包括一个寄存器，用于接收数据转换器的输出值；其中的控制电路使该寄存器在数据转换器的输出值被决定后保持其输入值。
在本发明的第4形态中，VCO具有一个用于切换其输入-输出特性的控制输入端，数据转换器输出与第1计数器的值及程序数据N对应的控制设定值，以便决定应供给VCO控制输入端的值。
如采用第4形态，则由于除了用可编程分频器设定程序数据N的粗调外，还可以通过切换VCO的输入-输出特性进行细调，所以能将反馈时钟信号的中心频率自动地调整到靠近基准信号频率。
在本发明的第5形态中，还包括寄存器，用于接收控制设定值并用于向VCO的控制输入端提供其保持着的值；及控制电路，用于使该寄存器在控制设定值被决定后保持其输入值。
如采用第5形态，则由于通过该寄存器将数据转换器的输出供给VCO的控制输入端，所以能使结构更为简化，而且，与根据数据转换器的输出进行反馈调整的情况相比，能使调整时间更短。
在本发明的第6形态中，还包括第2计数器，用于在规定时间内对1/N可编程分频器的输出时钟信号进行计数；比较器，用于将第2计数的计数值与来自数据转换器的控制设定值进行比较；及可逆计数器，用于根据该比较器的比较结果进行递增或递减；将基于该可逆计数器的计数值的值供给VCO的控制输入端。
如采用第6形态，则能将反馈时钟信号的中心频率自动地调整到比第4形态更为接近地趋向于基准信号频率。因此，即使因在半导体装置制造过程中的变化而使VCO的特性发生相当大的变化，仍能将相位迅速而精确地锁定。
在本发明的第7形态中，还包括一个控制电路，用于响应调整启动信号而在程序数据N被设定之前将供给VCO的一个输入端的值近似地确定为中心值，并在将基于可逆计数器的计数值的值供给VCO的控制输入端之前将该控制输入的值近似地控制在中心值。
如采用第7形态，则能将反馈时钟信号频率更适当地调整到靠近基准信号频率。
在本发明的第8形态中，供给VCO的控制输入端的值是可逆计数器的计数值。
在本发明的第9形态中，包括第1计数器，用于在规定时间内对VCO的输出时钟信号进行计数；数据转换器，用于根据该第1计数器的计数值设定程序数据N；及控制电路，用于响应调整启动信号而在程序数据N已被设定之前将VCO的输出频率控制在中心固有频率。
在本发明的第10形态中，还包括锁定检测电路，用于检测PLL电路是否已进入相位同步状态；及定时器，当从调整启动信号被激活起到该锁定检测电路检测相位同步状态的时间已超过规定时间时，用于将该调整启动信号重新激活。
如采用第10形态，则即使计数器计数到噪声因而使调整变得不适当并且调整时间超过了正常调整所需的时间，也仍能自动进行重新调整，因而提高了调整的可靠性。
在本发明的第11形态中，VCO的输入值是数字值，并且本形态还包括VCO控制电路，配置在VCO的前级，用于将模拟电压转换为数字值，该VCO控制电路具有一个控制输入端，用于将其输出范围从第1范围切换到第2范围，该第2范围比该第1范围宽；及锁定检测电路，用于检测PLL电路是否已进入相位同步状态，并将其检测信号提供给VCO控制电路的控制输入端，以便当其检测到该VCO控制电路不是处在相位同步状态时将VCO控制电路的输出范围设定为第1范围，并当检测到该相位同步状态时，将VCO控制电路的输出范围设定为第2范围。
由于PLL电路的同步范围通常要比锁定范围窄，所以，如采用第11形态，则通过这种切换，可以正确地拉入相位锁定状态并保持该相位锁定状态。
图1是表示本发明第1实施例中的具有自动调整电路的PLL电路的框图。
图2是表示图1中的PLL自动调整电路的结构例的框图。
图3是表示图2中控制电路的操作的时间图。
图4是表示本发明第2实施例中的PLL自动调整电路的结构例的框图。
图5是表示图4中控制电路及数字比较器的操作的时间图。
图6是表示本发明第3实施例中的具有自动调整电路的PLL电路的框图。
图7是表示图6中的PLL自动调整电路的结构例的框图。
图8(A)和8(B)是表示图6中定时器的操作的时间图，图8(C)是图6所示的VCO控制电路的输入-输出特性图。
图9是现有的PLL电路的框图。
图10(A)是图9所示VCO控制电路的输入-输出特性图，图10(B)和10(C)是图9所示数字VCO的输入-输出特性图。
下面，参照
本发明的最佳实施例，在所有各图中，相同的参照符号表示相同的或相当的部件。第1实施例图1示出第1实施例的具有自动调整电路的PLL电路。该具有自动调整电路的PLL电路，例如在一片半导体芯片上形成(这同样适用于后面的其他实施例)。
相位比较器10、环路滤波器11、VCO控制电路12、及数字VCO(DCO)13，与图9所示的相同，分别提供输出相位误差信号ERR、模拟电压AV、数字值DV、及输出时钟信号CLK1。当相位误差信号ERR指示输出时钟信号CLK的相位滞后于基准信号REF的相位时，模拟电压AV升高，而当相位误差信号ERR指示输出时钟信号CLK的相位超前时，模拟电压AV降低VCO控制电路12及数字VCO13的操作与在现有技术部分中所说明过的相同。
可编程分频器15连接在数字VCO13的输出端与相位比较器10的一个输入端之间。该可编程分频器15，通过将加到其时钟输入端CK的时钟信号CLK1分频为f1/NV，提供一个频率为f＝f/NV的输出时钟信号CLK。该NV值设定在可编程分频器15的程序数据输入端PD上。
该输出时钟信号CLK供给到“或”门16的一个输入端，通过“或”门16后，作为反馈信号加到相位比较器10的一个输入端。基准信号RFF是一个串行信号或时钟信号，供给到“或”门17的一个输入端，通过“或”门17后，加到相位比较器10的另一输入端。控制“或”门16和17的开闭的禁止信号INH供给到“或”门16和17的另一输入端。
当该禁止信号INH是在低电压电平时，该“或”门16和17打开，并形成由相位比较器10、环路滤波器11、VCO控制电路12、数字VCO13、及可编程分频器15构成的相位同步控制环路。在该环路内，如输出时钟信号CLK的相位超前于基准信号REF的相位，则环路滤波器11的输出电压AV降低，时钟信号CLK1的频率降低，输出时钟信号CLK的频率f也降低，从而使时钟信号CLK1相对于基准信号REF有小的相位滞后。而如输出时钟信号CLK的相位滞后于基准信号REF的相位，则环路滤波器11的输出电压AV升高，时钟信号CLK1的频率升高，输出时钟信号CLK的频率f也升高，从而使时钟信号CLK1相对于基准信号REF有小的相位超前。
对PLL自动调整电路20提供作为调整启动信号的复位信号RST、基本时钟信号CLK0、基准时钟信号CLK1、输出时钟信号CLK、及基准频率代码RFC。PLL自动调整电路20输出上述可编程数据NV及禁止信号INH，并向数字VCO13的中心频率控制输入端提供中心频率设定值CFV。
图2示出PLL自动调整电路20的结构例。
在该电路20中，时钟信号CLK1加到计数器21的时钟信号输入端CK，当启动信号输入EN在高电压电平时，对时钟信号CLK1的升高进行计数，并将计数值CV1供给到作为数据转换器使用的表格ROM22的低位地址输入端。表格ROM22的高位地址输入端加有基准频率代码RFC。一对程序数据N和中心频率设定值CF，作为一个字数据从表格ROM22读出，并加到寄存器23的数据输入端。
下列的表I给出在表格ROM22的地址与在这些地址上存储的值之间的关系的具体例。
表I
表I指出当基准频率代码RFC为0、1、或2时，基准频率分别为40MHz、50MHz、或60MHz。基本时钟信号CLK0的频率为1MHz，而在这种情况下，CV1＝fco/2。
例如，如果基准频率代码RFC为1并且计数值CV1为55，则程序数据N为2，中心频率设定值CF为8。作为例外的情况，当CV1＝0时，表格ROM22的各存储内容均为CFmax/2，而与基准频率代码RFC的值无关。
对控制电路24供给复位信号RST及基本时钟信号CLK0。该控制电路24向计数器21的启动信号输入端EN提供启动信号EN1，向寄存器23的时钟信号输入端CK提供锁存信号LCH，并输出禁止信号INH。
下面，参照表示出控制电路24的操作的图3，说明图1和2所示的各电路的操作。
例如，将图1所示的电路用于通信装置。当通过接通该通信装置的电源而将复位信号RST的脉冲加到控制电路24时，控制电路24将禁止信号INH的电压电平提高。通过这种操作，将“或”门16和17关闭，相位误差信号ERR指示误差0，使模拟电压AV和数字值DV分别为在其范围内的中心值。复位信号RST的脉冲将计数器21的计数值CV1清零。从表格ROM22读出CFmax/2作为中心频率设定值CF，而与基准频率代码RFC的值无关。当锁存信号LCH升高时，将该中心频率设定值CF保持在寄存器23内。
因此，时钟信号CLK1的频率f1变成中心固有频率fco。
例如，当控制电路24检测到2次基本时钟信号CLK0的升高时，在基本时钟信号CLK0下降前的时间T0内将启动信号EN1的电压电平提高。在启动信号EN1保持在高电压电平的同时，计数器21对时钟信号CLK1的升高进行计数。
表格ROM22的地址由基准频率代码FEC及计数值CV1规定，并从该表格ROM22读出程序数据N及中心频率设定值CF，加到寄存器23的数据输入端。
当基本时钟信号CLK0再次升高时，锁存信号LCH升高。在该时刻，将程序数据N和中心频率设定值CF分别作为NV和CFV保持在寄存器23内。
将程序数据N规定为使|fco/N-fr|为最小。将中心频率设定值CF规定为满足(fr·N-fco)/fco∶μ＝(CF-CFmax/2)∶(CFmax/2)，其中CFmax指示中心频率设定值CF的最大值，比值μ相应于图10(C)所示的范围，例如，μ＝0.2。比值μ是凭经验决定的值。可将比值μ近似地假定为固定值，而与中心固有频率fco的值无关，或根据中心固有频率fco的值假定为一个经验值。根据上式，中心频率设定值CF可用下式表示。
CF＝(CFmax/2){1+(fr·N/fco-1)/μ}该CF值取整数，并限制在可设定的最大值CFmax以下的范围内。表I中的CF值是在μ＝0.2、CFmax＝31的条件下根据上式计算的。这些值都不超过可设定的最大值31。
程序数据NV供给到可编程分频器15的程序数据输入端PD。中心频率值CFV的设定值供给到数字VCO13的中心频率控制输入端。
至此，可编程分频器15及数字VCO13的设定即告完成。
禁止信号INH的电压电平随着基本时钟信号CLK0的下一次下降而同步降低，“或”门16和17打开，并使相位同步控制环路成为有效的。
按照本实施例，PLL自动调整电路20能自动地设定数字VCO13的中心频率设定值CFV及可编程分频器15的程序数据NV，二者原来都是需要进行调整的值。因此，由于 包含PLL电路的半导体装置在装运前不需要调整，所以使成批生产更容易进行。
由于每当通过接通电源或其他操作提供复位脉冲时就可以更新调整值，所以，即使数字VCO13的特性因环境温度变化或因其电路元件特性随时间的变化而改变，也总是能设定适当的调整值。
可编程分频器15连接在数字VCO13与数据比较器10之间，并且能调整可编程分频器15的程序数据NV。所以，从表I可以清楚看出，数字VCO13的中心频率设定值CFV的范围要比不使用可编程分频器15时窄。这将使PLL电路的设计更为容易进行，并能提高包含PLL电路的半导体装置的产量。第2实施例在上述第1实施例中，比值μ是一假定值，假定与半导体装置制造过程中的变化无关。但是，由于比值μ是随这种变化而改变的，所以中心频率设定值CFV并不总是能适当地设定。
图4示出用于解决这种问题的PLL自动调整电路20A。
表格ROM22A在两方面与图22所示的表格ROM22不同。首先，基本频率代码BFC作为高位地址加入。基本时钟信号CLK0是变量，而基本频率代码BFC根据该频率决定。其次，是将计数值CV2的目标值TV存储在表格ROM22A内，而不是中心频率设定值CF。
下列表II给出表格ROM22A的地址与在这些地址上存储的值之间的关系的具体例。
表II
在表II中，基本频率代码BFC的0和1分别对应于基本时钟信号CLK的频率1MHz和0.5MHz。与表I的方式相同，当基准频率代码RFC为0、1、2时，基准频率分别为40MHz 50MHz、或60MHz。
PLL自动调整电路20A具有计数器25、数字比较器26、及可逆(U/D)计数器27，用于从目标值TV得到中心频率设定值CFV。
将输出时钟信号CLK供给到计数器25的时钟信号输入端CK。在计数器25的清零输入端CLR及启动信号输入端EN加入基本时钟信号CLK0。数字比较器26将计数器25的计数值CV2(当基本时钟信号CLK0的频率为1MHz时，CV2为fc/(2N))与表格ROM22A的 输出TV(当基本时钟信号CLK0的频率为1MHz时，TV为fr/2)进行比较，并在启动信号输入端EN为高电压电平时输出其比较结果。即，当CV2小于TV时，该数字比较器26使升值信号UP上升到高电压电平，而当CV2大于TV时，使降值信号DN上升到高电压电平。当计数值CV2近似等于目标信号TV时，数字比较器26还使一个近似相等信号SEQ上升到高电压电平，而在启动信号输入端EN为低电压电平时，将上述各信号降低到低电压电平。升值信号UP和降值信号DN分别供给到U/D计数器27的升值时钟信号输入端UCK和降值时钟信号输入端DCK。
当启动信号EN3为高电压电平时，U/D计数器27的计数值随着升值信号UP的上升而递增、并随着降值信号DN的上升而递减。该计数值作为中心频率设定值CFV供给到图1所示的数字VCO13。
下面，说明结构如上所述的PLL自动调整电路20A的操作。
控制电路24A响应复位信号RST的脉冲，将初始值CFmax/2装入U/D计数器27并使禁止信号INH上升到高电压电平。通过这种操作，使频率f1成为中心固有频率fco。计数器21和表格ROM22A的操作以及将程序数据N保持在寄存器23A内的定时，与图2所示相同。处理进行到保持这体数据，是调整的第1阶段。该程序数据N规定为使|fco/N-fr|为最小。换句话说，在第一阶段进行粗调，使|fco/N-fr|为最小。
以下，说明第二阶段的调整。
图5示出控制电路24A和数字比较器26的操作。
当基本时钟信号CLK0升高时，将计数器25的计数值CV2清零。在这之后，在基本时钟信号CLK0下降前的时间T0内，计数器25对输出时钟信号CLK进行计数。
在将程序数据N保持在寄存器23A内之前，输出启动信号EN2和EN3保持在低电压电平(在图5中未示出)。在该保持操作后，这两个启动信号变为有效的。在保持数据N之后，计数器25的计数值CV2为fc/(2N)。
在保持程序数据N之后，使基本时钟信号CLK0的电压电平降低，数字比较器26进行数值比较，启动信号EN2上升到高电压电平，数字比较器26输出对计数值CV2和目标值TV的比较结果。
如CV2＜TV、即fc/N＜fr，则中心频率设定值CFV随着升值信号UP的脉冲而递增，输出时钟信号CLK的频率f升高，使fc/N向基准频率fr靠近。而如CV2＞TV、即fc/N＞fr，则中心频率设定值CFV随着降值信号DN的脉冲而递减，输出时钟信号CLK的中心频率fc降低，使fc/N向基准频率fr靠近。换句话说，在第二阶段进行细调，使|fco/N-fr|接近于0。
图5示出在CV2＜TV发生2次后计数值CV2几乎等于目标值TV的情况。
在本第2实施例中，自动地调整中心频率设定值CFV，使反馈时钟频率fc/N几乎等于基准频率fr。按照这种方式，即使因在半导体装置制造过程中的变化而在数字VCO13中引起相当大的变化，也仍能将相位迅速而可靠地锁定。第3实施例图6示出本发明第3实施例中的具有自动调整电路的PLL电路。
如果计数器21计数到噪声，则目标值TV或程序数据N从预期值偏移，因而使调整变得不准确。在这种情况下，调整时间变得要比正常情况长。
因此，将来自PLL自动调整电路20B的调整启动信号AST用作定时器启动信号，用于启动定时器18。在这之后，如在定时器18的设定时间T1内没有检测到复位信号RST的升高，则将时间已到信号TUP供给PLL自动调整电路20B，使调整重新启动。为了使定时器18的输入RS复位，从锁定检测电路19供给一个锁定检测信号LD。该锁定检测电路19根据来自相位比较器10的相位误差信号ERR判断相位是否锁定。如果该锁定检测电路判定相位被锁定，则使锁定检测LD上升到高电压电平。
图7示出PLL自动调整电路20B的结构例。
通过在PLL自动调整电路20A中增加变更检测电路28和“或”门29，即可修改为PLL自动调整电路20B。
当该变更检测电路28检测到基本频率代码BFC或基准频率代码RFC已改变时，输出变更检测信号CHG的脉冲。将变更检测信号CHG、复位信号RST、及时间已到信号TUP供给到“或”门29。“或”门29的输出作为调整启动信号AST加到控制电路24A。该调整启动信号AST的操作方式与图4所示的复位信号RST相同。
图8(A)和8(B)分别示出在开始调整后当调整时间超过T1时未检测到和检测到相位锁定状态的情况。
在上述结构中，当变更检测信号CHG、复位信号RST或时间已到信号TUP供给“或”门29时，进行在上述第2实施例中所说明的调整。如果在调整时间超过T1时还没有检测到相位锁定状态，则从定时器18输出时间已到信号TUP，以便重新进行调整。
因此，即使由于计数器21计数到噪声、调整不准确、及调整时间超过了正常调整时间而使程序数据N或目标值TV与预期值发生偏差，也能进行重新调整，因而提高了调整的可靠性。
由于在基本时钟信号频率f0或基准时钟信号频率fr改变时也进行调整，所以在这种操作后不需要按压复位开关，因而使可操作性得到改进。
将锁定检测信号LD加到图6的VCO控制电路12A的控制输入端。如图8(C)所示，该VCO控制电路12A的输入-输出特性根据锁定检测信号LD的高或低电压电平切换。即，如果锁定检测信号LD为低电压电平、且尚未检测到相位锁定，则在0≤AV≤V1时，DV固定在‘01100’，在V2≤AV≤VCC时，DV固定在‘10100’，因而使数字值DV的范围窄到二进制值‘01100’到‘10100’的范围。当锁定检测信号LD为高电压电平、并已 检测到相位锁定时，将数字值的固定取消，并将数字值DV的范围扩展为从‘00000’到‘11111’。
由于PLL电路的同步范围通常要比锁定范围窄，所以，通过如上所述的方式切换VCO控制电路12A的特性，能可靠地将该PLL电路拉入相位锁定状态。此外，可加宽在检测到相位锁定状态后能够保持该相位锁定状态的输出频率f的同步范围。
尽管已说明了本发明的最佳实施例，但应该知道，本发明并不限于此，可以进行各种变更和修改而不脱离本发明的实质和范围。
例如，在上述第1实施例中，可以只将计数器21的计数值CV1的高阶位加到表格ROM22的地址输入端。可以使用RAM或数据转换电路代替表格ROM22作为数据转换器。该数据转换电路可以是根据输入值计算输出值的运算电路。PLL自动调整电路20可以只调整程序数据N。在这种情况下，VCO控制电路12和数字VCO13可以由模拟VCO代替。该模拟VCO的输入-输出特性可以由PLL自动调整电路进行调整。
在上述第2实施例中，将计数器21和25的计数时间间隔规定为基本时钟信号CLK0的周期的一半，但如用其他方式限定其时间间隔，也不存在问题。例如，计数器25的计数时间间隔可以是计数器21的计数时间间隔的N倍。也可以用具有不同周期的时钟信号决定计数器21和25的计数时间间隔。虽然说明了使用数字比较器26检测在计数值CV2与目标值TV之间的近似相等以便确定U/D计数器27的计数值的情况，但也可以在差值(CV2-TV)的符号反转时确定U/D计数器27的计数值。U/D计数器27的输出值可以通过寄存器或常数乘法器供给到VCO13的控制输入端。
在上述第3实施例中，如有一个既能检测相位误差又能检测相位锁定的相位比较器，而在这种情况下，则锁定检测电路19是不必要的。
在第1和到第3实施例中，虽然说明了仅在例如复位时间等规定时间内使PLL自动调整电路有效，但PLL自动调整电路也可以始终是有效的。当在例如复位等规定时间内使PLL自动调整电路有效时，可以只在有效时间内向PLL自动调整电路供电。可以在该有效时间内确定VCO控制电路12或数字VCO13的输入值，而无需使用“或”门16和17。
计数器可以是主要对VCO的输出时钟信号进行计数的计数器，并且，例如可以将可编程分频器15的程序数据N设定为规定值，以便对该可编程分频器的输出时钟信号进行计数。在这种情况下，可通过切换计数器21的输出供给目标而将计数器25省去。
权利要求
1.一种用于在PLL电路中调整程序数据N的PLL自动调整电路，上述PLL电路包括一个用于对VCO的输出频率进行分频的1/N可编程分频器，上述1/N可编程分频器连接在上述VCO的输出端与相位比较器的一个输入端之间，上述PLL自动调整电路包括第1计数器，用于在规定时间内对上述VCO的输出时钟信号进行计数；及数据转换器，用于根 据上述第1计数器的计数值设定上述程序数据N。
2.根据权利要求1所述的PLL自动调整电路，其特征在于上述数据转换器是用于将输入地址值转换为存储值的存储器。
3.根据权利要求1所述的PLL自动调整电路，还包括一个控制电路，用于响应调整启动信号而在上述程序数据N已被设定之前将上述VCO的上述输出频率控制在中心固有频率。
4.根据权利要求3所述的PLL自动调整电路，还包括一个寄存器，用于接收上述数据转换器的输出值；其特征在于上述控制电路使上述寄存器在上述数据转换器的上述输出值已被决定后保持其输入值。
5.根据权利要求1所述的PLL自动调整电路，其特征在于上述VCO具有一个用于切换其输入-输出特性的控制输入端，并且，上述数据转换器输出与上述第1计数器的值及上述程序数据N对应的控制设定值，以便决定应供给上述VCO的上述控制输入端的值。
6.根据权利要求5所述的PLL自动调整电路，还包括寄存器，用于接收上述控制设定值并用于向上述VCO的上述控制输入端提供其保持着的值；及控制电路，用于使上述寄存器在上述控制设定值已被决定后保持其输入值。
7.根据权利要求5所述的PLL自动调整电路，还包括第2计数器，用于在规定时间内对上述1/N可编程分频器的输出时钟信号进行计数；比较器，用于将上述第2计数的计数值与来自上述数据转换器的上述控制设定值进行比较；及可逆计数器，用于根据上述比较器的比较结果进行递增或递减；将基于上述可逆计数器的计数值的值供给上述VCO的控制输入端。
8.根据权利要求7所述的PLL自动调整电路，还包括一个控制电路，用于响应调整启动信号而在上述程序数据N被设定之前将供给上述VCO的一个输入端的值近似地确定为中心值，并在将上述基于可逆计数器的计数值的值供给上述VCO的上述控制输入端之前将上述控制输入端的值近似地控制在中心值。
9.根据权利要求8所述的PLL自动调整电路，其特征在于供给上述VCO的上述控制输入的上述值是上述可逆计数器的上述计数值。
10.一种具有其PLL自动调整电路的PLL电路，上述PLL自动调整电路用于在上述PLL电路中调整程序数据N，上述PLL电路包括一个用于对VCO的输出频率进行分频的1/N可编程分频器，上述1/N可编程分频器连接在上述VCO的输出端与相位比较器的一个输入端之间，上述PLL自动调整电路包括第1计数器，用于在规定时间内对上述VCO的输出时钟信号进行计数；数据转换器，用于根据上述第1计数器的计数值设定上述程 序数据N；及控制电路，用于响应调整启动信号而在上述程序数据N已被设定之前将上述VCO的上述输出频率控制在中心固有频率。
11.根据权利要求10所述的具有其PLL自动调整电路的PLL电路，还包括锁定检测电路，用于检测上述PLL电路是否已进入相位同步状态；及定时器，当从上述调整启动信号被激活起到上述锁定检测电路检测相位同步状态的时间已超过规定时间时，用于将上述调整启动信号重新激活。
12.根据权利要求10所述的具有其PLL自动调整电路的PLL电路，其特征在于上述VCO的输入值是数字值，该PLL电路还包括VCO控制电路，配置在上述VCO的前级，用于将模拟电压转换为上述数字值，上述VCO控制电路具有一个控制输入端，用于将其输出范围从第1范围切换到第2范围，上述第2范围比上述第1范围宽；及锁定检测电路，用于检测相位同步状态，并将其检测信号提供给上述VCO控制电路的上述控制输入端，以便当其检测到上述VCO控制电路不是处在上述相位同步状态时将上述VCO控制电路的上述输出范围设定为上述第1范围，并当检测到上述相位同步状态时，将上述VCO控制电路的上述输出范围设定为上述第2范围。
全文摘要
本发明中,用于对VCO的输出时钟信号的频率进行分频的1/N可编程分频器在PLL电路中连接在该VCO的输出端与相位比较器的一个输入端之间。其调整电路包括:计数器21,用于检测该频率的半值并用于将表格ROM22A编址,以便使其读出程序数据N及目标值TV;计数器25,用于检测1/N可编程分频器的输出时钟信号的频率的半值;数字比较器26,用于将计数器25的计数值和目标值TV进行比较;及可逆计数器,用于根据该比较结果使其计数值CFV递增或递减,并将该CFV供给到VCO的控制输入端。
文档编号H03L7/10GK1183676SQ9712126
公开日1998年6月3日 申请日期1997年10月30日 优先权日1996年10月31日
发明者盐津真一, 玉村雅也 申请人:富士通株式会社