用于非易失性存储器的高线性的模拟到数字转换器及方法
【技术领域】
[0001]本发明总体上涉及在诸如二维或三维非易失性半导体存储器的半导体设备中的电压操纵中的技术，并且更具体地涉及用于对在存储器中使用的电压数字化的模拟到数字(ADC)转换器及方法。
【背景技术】
[0002]能够非易失性地存储电荷的固态存储器、特别是被封装为小型规格卡的EEPR0M和快闪EEPR0M形式的固态存储器，最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储选择。不同于也是固态存储器的RAM(随机存取存储器)，快闪存储器是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。此外，不同于R0M(只读存储器)，快闪存储器是可重写的，类似于磁盘存储设备。尽管成本更高，但是快闪存储器正被更多地用于大容量存储应用中。
[0003]快闪EEPR0M与EEPR0M(电可擦除可编程只读存储器)的相似之处在于，它是可被擦除并且使新数据被写到或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，快闪EEPR0M与EEPR0M都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压(阈值)。诸如快闪EEPR0M的快闪存储器允许整块的存储器单元同时被擦除。
[0004]浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由设备的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器设备的特性、工作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。
[0005]为了改进读取和编程性能，在阵列中的多个电荷存储元件或存储器晶体管被并行读取或编程。因此，一“页”存储器元件被一起读取或编程。在现有存储器架构中，一行典型地含有若干交错的页或者可以构成一页。一页的所有存储器元件被一起读取或编程。
[0006]非易失性存储器设备还由具有用于存储电荷的介电层的存储器单元制造。取代先前描述的导电浮置栅极元件，使用介电层。0N0介电层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一个数据位的电荷被定位在与源极相邻的介电层中。例如，非易失性存储器单元可以具有夹在两个二氧化硅层之间的俘获(trapping)电介质。通过分别读取该电介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。
[0007]为了提供用于诸如编程和验证操作以及任何读取操作的存储器操作的电压，需要能够根据需要产生各种DC电压电平的电压发生器。此外，这些操作主要取决于构成电路和存储器单元的FET和EEPR0M器件的阈值。这些FET和EEPR0M器件的阈值随温度变化。为了保持操作中的规律性，需要为普通类型的这些装置供应具有负温度系数的工作电压。
[0008]美国专利公开N0.2004/0062085A1公开了具有这种能力的芯片上电压发生器。该电压发生器用在芯片上占据大量空间的模拟电路来实现。
[0009]美国专利公开N0.2008/0031066A1和美国专利公开N0.2008/0159000A1都公开了也是模拟的芯片上电压发生器。
[0010]“具有6MB/s的编程吞吐量且具有用于编程吞吐量增加至13MB/S的动态2位/单元块配置模式的以34nm的3位/单元32Gb NAND快闪存储器(A3bit/Cell 32Gb NAND FlashMemory at 34nm with 6MB/s Program Throughput and with Dynamic 2b/Cell BlocksConfigurat1n Mode for a Program Throughput increase up to 13MB/s)，，，ISSCC 2010会议，第24期，DRAM和快闪存储器，24.7，技术论文文摘，第444-445页，公开了具有其中计算涉及从各种存储表中查找值的数字组件的电压发生器。
[0011]现有的电压发生器涉及使用数字到模拟转换器和相关的电路以对具有和没有温度系数的电压相加和相减，以产生具有负温度系数的最终电压。这些实现方式往往是昂贵的、复杂的、资源密集且体积大的。
[0012]美国专利N0.8，334，796公开了用于生成具有可编程的负温度系数的线性DC电压的芯片上DC电压发生器。使用的ADC是标准快闪ADC。然而，在实践中，由于在ADC中的各个比较器的不一致性，快闪ADC是非线性的。
[0013]因此，存在对于紧凑且不昂贵地实现以及在可编程性方面灵活的芯片上电压发生器的普遍需要。特别是，需要具有高线性ADC的芯片上电压发生器。
【发明内容】
[0014]非易失性存储器具有ADC，其将由VI和V2界定的范围内的模拟电压数字化为N个间隔，得到数字Vx，X在1至N之间。被校准为在x = 1至N个时钟周期中从VI线性上升至V2的斜坡电压Vramp (X)被用于扫描该模拟电压。Vx然后由Vx = Vramp (x)给出。
[0015]该ADC包括:具有一系列相等的时钟周期的时钟；斜坡电压发生器，用于产生在N个时钟周期中从VI线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平；比较器，用于比较该斜坡电压的电压电平与该模拟电压的电压电平；计数器，用于当该斜坡电压电平已经从VI上升到匹配该模拟电压电平时计数时钟周期的数目(X’)；以及其中产生该模拟电压电平的数字值为在VI和V2之间的N个相等数字间隔中的相应第X’数字间隔。
[0016]通过恒定电流对电容器充电来提供该斜坡电压，且该斜坡电压具有与从1至N可编程的DAC电阻器R(x)成比例的斜率。在校准模式中，R(x)被设置为N，这得到K个时钟周期跨越VI至V2。在随后的正常模式中，该DAC电阻器被复位为R(K)以得到将在N个时钟周期中从VI上升至V2的校准的斜坡电压。
[0017]操作这样的非易失性存储器的方法包括:提供模拟电压电平以被数字化为分别在第一和第二预定电压值(VI)和(V2)之间界定的N个相等的数字间隔之一；提供具有一系列相等的时钟周期的时钟；提供具有在N个时钟周期中从VI线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平；比较该斜坡电压的电压电平与该模拟电压的电压电平；当该斜坡电压电平已经从VI上升到匹配该模拟电压电平时，计数时钟周期的数目(X’)；以及数字化该模拟电压电平以处于在VI和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。
[0018]本发明的非易失性存储器的优点是其ADC具有更高的线性、更简单的硬件和面积效率。
[0019]各个方面、优点、特征和实施例被包含在对其示范的示例的以下描述中，该描述应结合附图来考虑。在此参考的所有专利、专利申请、文章、其它出版物、文档和事物通过以其全部的此引用而合并入本文中用于所有目的。至于任何合并的出版物、文档或事物与本申请之间的术语的定义或使用的任何不一致或冲突，应以本申请中的为准。
[0020]将从下面的详细描述中理解另外的特征和优点，该详细描述应结合附图来考虑。
【附图说明】
[0021]图1示意性地例示了适于实现本主题的存储器系统的主要硬件组件。
[0022]图2示意性地例示了非易失性存储器单元。
[0023]图3例示了源极-漏极电流ID和控制栅极电压VC(；之间的关系。
[0024]图4A示意性地例示了组织成NAND串的一串存储器单元。
[0025]图4B例示了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。
[0026]图5例示了在NAND配置中组织的、并行被感测或编程的一页存储器单元。
[0027]图6例示了 3D NAND存储器的部分的斜投影。
[0028]图7例示了用于编程4状态存储器单元到目标存储器状态的传统技术。
[0029]图8例示了改进的芯片上电压发生器。
[0030]图9A例示了生成作为以开氏度(K)的感测的温度T的预定线性函数的模拟Vptat的带隙基准产生电路。
[0031]图9B例示了模拟Vptat (T)的曲线图。
[0032]图10更加详细地例示了图8所示的电压发生器。
[0033]图11更加详细地例示了图10所示的传统的ADC(模拟到数字转换器)。
[0034]图12例示了从图8所示的ADC的编码器输出的理想的温度代码Tcode。
[0035]图13例示了从非线性ADC的编码器输出的温度代码Tcode。
[0036]图1