br>[0076]602:P 型晶体管 mal
[0077]604:P 型晶体管 ma2
[0078]606:N 型晶体管 ma3
[0079]608:N 型晶体管 ma4
[0080]702:N 型晶体管 mbl
[0081]704:N 型晶体管 mb2
[0082]802:P 型晶体管 mcl
[0083]804:P 型晶体管 mc2
[0084]806:N 型晶体管 mc3
[0085]808:N 型晶体管 mc4
[0086]902:P 型晶体管 mdl
[0087]904:N 型晶体管 md2
[0088]906:N 型晶体管 md3
[0089]908:电容 capdl
[0090]1002:SR 闩锁器
[0091]1004:NAND 栅
[0092]1006:反相器
[0093]1008:反相器
[0094]1010:反相器
[0095]1020:存储器阵列
[0096]1040:走线
[0097]1080:走线端
[0098]1090:圆圈
[0099]1502:群组 M
[0100]1504:群组 M-1
[0101]1506:群组 I
[0102]1602:输出驱动器群组控制讯号电路
[0103]1604:输出驱动器群组
[0104]1606:输出驱动器群组
[0105]1608:输出驱动器群组
[0106]1702:N0R 栅
[0107]1704:反相器
[0108]1706:反相器
[0109]1708:N0R 栅
[0110]1710:N0R 栅
[0111]1712:反相器
[0112]1714:反相器
[0113]1716:N0R 栅
[0114]1718:反相器
[0115]1720:反相器
[0116]1802:来自群组的CTRL讯号
[0117]1804:延迟电路M
[0118]1806:延迟电路 Ml
[0119]1808:延迟电路I
[0120]1810:三态缓冲器
[0121]1812:三态缓冲器
[0122]1814:三态缓冲器
[0123]1816:输出缓冲器
[0124]SLOW、FAST、TYP:输出驱动器群组控制讯号
[0125]SL0ff_B> FAST_B、TYP_B:互补讯号
[0126]inp:输入
[0127]ral:电阻
[0128]vbiasl-4:讯号
[0129]EN_1_EN_N:讯号
[0130]EN_x、EN_x_B:输出
[0131]CTRL:控制讯号
[0132]IN、OUT、STOP、SET:端口
[0133]Tdat, Tvalid:数据有效窗
[0134]Tinvalid:数据有效窗减少量
[0135]V1-V3:供电电压
[0136]T1-T3:温度
[0137]VCC:固定参考电压
[0138]GND:第一固定参考电压
【具体实施方式】
[0139]本技术实施例的详细说明参照图式而被提出。较佳实施例被说明以阐明本技术，但非用以对权利要求项所定义的范围作限制。具有通常知识者可理解以下说明有多种均等变化。
[0140]图1A为输出缓冲器160的设计的一例。输出缓冲器160包括串接的NMOS晶体管140以及PMOS晶体管120。NMOS晶体管140具有控制端、漏极端以及连接至接地电位的源极端。PMOS晶体管120具有控制端、漏极端以及连接至固定参考电压VCC的源极端。输入讯号IN并联地耦接至晶体管120、140两者的控制端。输出讯号OUTl耦接至晶体管120、140两者的漏极端。电容180代表对外部缓冲器160的外部负载。
[0141]图1B绘示关联于图1A中输出缓冲器160的波形。波形是针对输入讯号IN以及输出讯号OUTl呈现。Tdat为输入讯号IN的数据有效窗。在一定的PVT条件下，输出缓冲器160可提供针对输出讯号OUTl提供和输入讯号IN的数据有效窗相同的数据有效窗Tdat。然而，在其他PVT条件下，工艺、电压、温度条件至少有一者改变，输出缓冲器160的驱动强度可能会减少/增加，输出讯号OUTl中的脉冲边缘的上升及下降可能会延长/加速，因而使输出讯号OUTl的数据有效窗从Tdat减少至Tvalid。因为对于每个脉冲而言，其上升边缘减少Tinvalid且其下降边缘减少Tvalid,故Tvalid较Tdat窄了两倍Tinvalid的量。
[0142]图2为在不同条件下变化的缓冲延迟图。缓冲延迟是在不同的供电电压V1、V2、V3以及不同的温度Tl、T2、T3的组合下量测，Vl大于V2，V2大于V3。T3大于T2，T2大于Tl。
[0143]图3A为包括输出缓冲器的集成电路200的方块图的一例，输出缓冲器具有由速度计量电路所控制的输出延迟。此例的集成电路200包括输出缓冲器260以及速度计量电路300。输出缓冲器260包括讯号输入、讯号输出以及控制输入组。输出缓冲器260具有响应施加至控制输入组的控制讯号CTRL的可调输出缓冲延迟。输入讯号IN耦接至输出缓冲器206的讯号输入。输出讯号OUT耦接至输出缓冲器260的讯号输出。电容280耦接至输出缓冲器260的讯号输出，代表对外部缓冲器260的外部电容性负载。
[0144]输出缓冲器260的输出缓冲延迟是可调的。图3B以及图3C呈现图3A的输出缓冲器的不同实施例。
[0145]图3B绘示具有控制讯号来控制不同数量被「开启(on)」的输出驱动器的输出缓冲器。来自速度计量电路的控制讯号CTRL致能(enable)或失能(disable)所选的输出驱动器以调整输出缓冲器260的驱动强度，并转而调整输出缓冲延迟。当被开启的输出驱动器越多，输出缓冲延迟越短。当被开启的输出驱动器越少，输出缓冲延迟越长。输入讯号IN被提供至多个并联的输出驱动器。关于控制讯号CTRL如何选择输出驱动器的进一步说明搭配图4提出。
[0146]输出缓冲器261包括多个输出驱动器。输出缓冲器261中的各输出驱动器包括第一晶体管240以及第二晶体管220。在一输出缓冲器中的第一晶体管240具有电性耦接至第一固定参考电压的第一导电端、电性I禹接至输出缓冲器261的输出端的第二导电端以及电性耦接至缓冲器261的输入端的控制端。第一晶体管240具有第一通道型式，在一实施例中，第一晶体管240包括NMOS (N通道金属氧化物半导体)晶体管。
[0147]在一输出缓冲器中的第二晶体管220具有电性耦接至固定参考电压VCC的第一导电端、电性耦接至输出缓冲器261的输出端的第二导电端以及电性耦接至缓冲器261的输入端的控制端。第二晶体管具有和第一通道形式相反的第二通道型式，在一实施例中，第二晶体管240包括PMOS (P通道金属氧化物半导体)晶体管。
[0148]驱动强度的分辨率以及输出缓冲延迟的分辨率取决于各输出缓冲器262中的输出驱动器数量。较高数量的输出驱动器对应至较高的分辨率。当具有四个输出驱动器，输出缓冲器261具有四阶的驱动强度以及输出缓冲延迟。假设驱动器大小相同，当具有十六个输出驱动器，输出缓冲器261具有十六阶的驱动强度以及输出缓冲延迟。在其它实施例中，驱动器尺寸可以不同，例如包括Ix驱动器、2x驱动器、4x驱动器以及Sx驱动器，且译码电路可以用来选择驱动器的组合，最有效率地调整整体驱动强度并因此调整输出缓冲延迟。又，在其它实施例中，驱动器可具有可使用模拟控制讯号来调整的强度，使得整体输出缓冲延迟可使用模拟控制讯号来调整。
[0149]图3C绘示具有历经至少一可变延迟的控制讯号的输出缓冲器。
[0150]来自速度计量电路的至少一控制讯号CTRL致能或失能一或多个所选未群组(ungrouped)的输出驱动器或是群组的输出驱动器。控制讯号经由延迟电路310而历经可变延迟。随后于延迟电路30的处理，历经可变延迟的控制讯号被提供至至少一输出驱动器或输出驱动器群组。关于控制讯号CTRL如何被延迟的进一步说明搭配图18提出。
[0151]不同于图3B中的输出缓冲器261，图3C中的输出缓冲器262可包括一个未群组的输出驱动器或是一个输出驱动器群组，而非多个输出驱动器或是多个输出驱动器群组。输出驱动器群组可被控制为一个单元，使得在同一个群组中的输出驱动器可被共同地开启或关闭。
[0152]在另一实施例中，图3B与图3C的特征被结合，使历经延迟电路中可变延迟的控制讯号控制多个未群组的输出驱动器或是多个输出驱动器群组。
[0153]图4为图3A集成电路中的速度计量电路的方块图。
[0154]go讯号同时被传递至延迟仿真电路402以及参考延迟电路404。时间讯号伴随许多延迟产生，此些延迟在延迟仿真电路402以及参考延迟电路404之间并不相同。延迟仿真电路402产生tclqvjnimi时间讯号，其跟随着与输出缓冲延迟相关的一延迟。延迟仿真电路的一例示于图5。参考延迟电路404产生stop时间讯