1.一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，每一级所述栅极驱动单元包括：
上拉控制模块，其基于前级栅极驱动信号输出上拉控制信号；
第一上拉模块，其与所述上拉控制模块连接，接收所述上拉控制信号，并根据所述上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；
自举模块，其与所述第一上拉模块连接，用于当所述第一上拉模块输出端的电位根据所述节点控制信号上升至第二高电平时，将所述第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；
第二上拉模块，其与所述第一上拉模块连接，用于当所述第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；
下拉模块，其与所述第一上拉模块和第二上拉模块连接，用于根据下拉控制信号将所述第一上拉模块的输出端和上拉控制信号输入端，以及所述第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。
2.根据权利要求1所述的栅极驱动电路，其特征在于：
所述节点控制信号为方波信号，其脉宽与所述时钟控制信号的脉宽相同。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述上拉控制模块包括上拉控制晶体管，其栅极与源极连接，接收前级栅极驱动信号，其漏极输出所述上拉控制信号。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一上拉模块包括第一上拉晶体管，其栅极接收所述上拉控制信号，其源极接收所述节点控制信号，其漏极为输出端。
5.根据权利要求2所述的栅极驱动电路，其特征在于，所述自举模块包括自举电容，其两端分别连接所述第一上拉模块的的输出端和上拉控制信号输入端。
6.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二上拉模块包括第二上拉晶体管，其栅极连接所述第一上拉模块的输出端，其源极接收所述时钟控制信号，其漏极输出所述本级栅极驱动信号。
7.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉模块包括：
第一下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位；
第二下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
第三下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的上拉控制信号输入端，其漏极连接负电位。
8.根据权利要求1或2所述的栅极驱动电路，其特征在于，每一级所述栅极驱动单元还包括：
第一下拉维持模块和第二下拉维持模块，其分别根据第一下拉维持控制信号和第二下拉维持控制信号交替工作，用于将所述第一上拉模块的输出端和所述第二上拉模块的栅极驱动信号输出端的电位维持在负电位；其中，所述第一下拉维持控制信号和第二下拉维持控制信号反相。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一下拉维持模块包括：
第一晶体管，其栅极和源极连接，接收所述第一下拉维持控制信号；
第二晶体管，其栅极接收所述第一上拉模块的输出端的电压信号，其源极连接所述第一晶体管的漏极，其漏极连接负电位；
第三晶体管，其栅极连接所述第一晶体管的漏极，其源极连接所述第一晶体管的源极；
第四晶体管，其栅极连接所述第二晶体管的栅极，其源极连接第三晶体管的漏极，其漏极连接负电位；
第五晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
第六晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。
10.根据权利要求8所述的栅极驱动电路，其特征在于，所述第二下拉维持模块包括：
第七晶体管，其栅极接收所述第二下拉维持控制信号，其源极连接所述上拉控制模块的前级栅极驱动信号的输入端，其漏极连接所述第一上拉模块的输出端；
第八晶体管，其栅极连接所述第七晶体管的栅极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。