移位寄存器、栅极驱动电路、显示面板和驱动方法与流程

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板和驱动方法。

背景技术：

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫面驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。

技术实现要素：

本公开的实施例提供一种移位寄存器，包括：输入及置位电路，与上拉节点连接，被配置为：在正向扫描的输入阶段或逆向扫描的置位阶段，接收第一时钟信号和第一输入信号，并响应于所述第一时钟信号将所述第一输入信号的电压写入所述上拉节点；存储电路，与所述上拉节点和输出端分别连接；输出电路，被配置为当所述上拉节点的电压满足输出条件时，向所述输出端提供第二时钟信号；第一下拉电路，被配置为当满足第一下拉条件时，向所述输出端提供第一电源电压，其中，所述输入及复位电路还被配置为：在正向扫描的置位阶段或逆向扫描的输入阶段，接收第三时钟信号和第二输入信号，并响应于所述第三时钟信号将所述第二输入信号的电压写入所述上拉节点。

例如，在本公开实施例提供的移位寄存器中，所述输出电路包括第一晶体管，所述第一晶体管的第一极被配置为接收所述第二时钟信号，所述第一晶体管的第二极与所述输出端连接，所述第一晶体管的栅极与所述上拉节点连接。

例如，在本公开实施例提供的移位寄存器中，所述存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。

例如，在本公开实施例提供的移位寄存器中，所述输入及置位电路包括第二晶体管和第三晶体管，所述第二晶体管的第一极与第一输入信号端连接以接收所述第一输入信号，所述第二晶体管的第二极与所述上拉节点连接，所述第二晶体管的栅极与第一时钟信号端连接以接收所述第一时钟信号；所述第三晶体管的第一极与第二输入信号端连接以接收所述第二输入信号，所述第三晶体管的第二极与所述上拉节点连接，所述第三晶体管的栅极与第三时钟信号端连接以接收所述第三时钟信号。

例如，在本公开实施例提供的移位寄存器中，所述第一下拉电路包括第四晶体管、第五晶体管和第二电容，所述第四晶体管的第一极与第一电源端连接以接收所述第一电源电压，所述第四晶体管的第二极与第一下拉节点连接，所述第四晶体管的栅极与所述上拉节点连接；所述第五晶体管的第一极与所述第一电源端连接以接收所述第一电源电压，所述第五晶体管的第二极与所述输出端连接，所述第五晶体管的栅极与所述第一下拉节点连接；所述第二电容的第一端与第二时钟信号端连接以接收所述第二时钟信号，所述第二电容的第二端与所述第一下拉节点连接。

例如，本公开实施例提供的移位寄存器，还包括第二下拉电路，被配置为当满足第二下拉条件时，向所述输出端提供所述第一电源电压。

例如，在本公开实施例提供的移位寄存器中，所述第二下拉电路包括第六晶体管，所述第六晶体管的第一极与第一电源端连接以接收所述第一电源电压，所述第六晶体管的第二极与所述输出端连接，所述第六晶体管的栅极与第四时钟信号端连接以接收第四时钟信号。

例如，在本公开实施例提供的移位寄存器中，所述第二下拉电路包括第七晶体管、第八晶体管和第三电容，所述第七晶体管的第一极与第一电源端连接以接收所述第一电源电压，所述第七晶体管的第二极与所述输出端连接，所述第七晶体管的栅极与第二下拉节点连接；所述第八晶体管的第一极与第一电源端连接以接收所述第一电源电压，所述第八晶体管的第二极与所述第二下拉节点连接，所述第八晶体管的栅极与所述上拉节点连接；所述第三电容的第一端与第四时钟信号端连接以接收第四时钟信号，所述第三电容的第二端与所述第二下拉节点连接。

本公开的实施例还提供一种栅极驱动电路，包括本公开任一实施例提供的移位寄存器。

例如，本公开实施例提供的栅极驱动电路，包括级联的多个本公开任一实施例提供的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的第一输入信号端与上一级移位寄存器的输出端连接；本级移位寄存器的第二输入信号端与下一级移位寄存器的输出端连接。

本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。

例如，本公开实施例提供的显示面板，还包括栅线、数据线以及由所述栅线和所述数据线交叉限定的多个像素单元，所述栅极驱动电路被配置为向所述栅线提供栅极驱动信号。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器的驱动方法，包括：执行正向扫描模式的操作或执行逆向扫描模式的操作，其中，所述正向扫描模式包括第一复位阶段、第一初始化阶段、输入阶段、输出阶段、置位阶段、第二初始化阶段、第二复位阶段和第三初始化阶段；所述逆向扫描模式包括第一初始化阶段、第一复位阶段、第二初始化阶段、输入阶段、输出阶段、置位阶段、第三初始化阶段和第二复位阶段。

例如，在本公开实施例提供的驱动方法中，执行所述正向扫描模式的操作包括：在所述第一复位阶段，将上拉节点的电压复位为低电平；在所述第一初始化阶段，将输出端的电压初始化为低电平；在所述输入阶段，将所述上拉节点的电压设置为预充电电平；在所述输出阶段，将所述上拉节点的电压设置为自举电平，将所述输出端的电压设置为高电平；在所述置位阶段，将所述上拉节点的电压设置为预充电电平，将所述输出端的电压置位为低电平；在所述第二初始化阶段，将所述输出端的电压初始化为低电平；在所述第二复位阶段，将所述上拉节点的电压复位为低电平；在所述第三初始化阶段，将所述输出端的电压初始化为低电平。

例如，在本公开实施例提供的驱动方法中，执行所述逆向扫描模式的操作包括，在所述第一初始化阶段，将输出端的电压初始化为低电平；在所述第一复位阶段，将上拉节点的电压复位为低电平；在所述第二初始化阶段，将所述输出端的电压初始化为低电平；在所述输入阶段，将所述上拉节点的电压设置为预充电电平；在所述输出阶段，将所述上拉节点的电压设置为自举电平，将所述输出端的电压设置为高电平；在所述置位阶段，将所述上拉节点的电压设置为预充电电平，将所述输出端的电压置位为低电平；在所述第三初始化阶段，将所述输出端的电压初始化为低电平；在所述第二复位阶段，将所述上拉节点的电压复位为低电平。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1是本公开实施例提供的一种移位寄存器的示意图之一；

图2是本公开实施例提供的一种移位寄存器的示意图之二；

图3是本公开实施例提供的如图2所示的移位寄存器的示例之一；

图4是本公开实施例提供的如图2所示的移位寄存器的示例之二；

图5是本公开实施例提供的一种栅极驱动电路的示意图；

图6是本公开实施例提供的一种显示面板的示意图；

图7是本公开实施例提供的如图3或图4所示的移位寄存器正向扫描模式的驱动时序图；

图8是本公开实施例提供的如图3或图4所示的移位寄存器逆向扫描模式的驱动时序图；

图9是本公开实施例提供的如图5所示的栅极驱动电路正向扫描模式的驱动时序图；以及

图10是本公开实施例提供的如图5所示的栅极驱动电路逆向扫描模式的驱动时序图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板和驱动方法可实现双向扫描、减小时钟跳变带来输出信号的波动，减小晶体管开启时间的比例以减小阈值电压的漂移。例如，本公开实施例提供的移位寄存器和栅极驱动电路驱动方式简单、薄膜晶体管个数少、功耗低，可以实现显示面板的窄边框。

本公开的实施例提供一种移位寄存器，包括：输入及置位电路，与上拉节点连接，被配置为：在正向扫描的输入阶段或逆向扫描的置位阶段，接收第一时钟信号和第一输入信号，并响应于第一时钟信号将第一输入信号的电压写入上拉节点；存储电路，与上拉节点和输出端分别连接；输出电路，被配置为当上拉节点的电压满足输出条件时，向输出端提供第二时钟信号；第一下拉电路，被配置为当满足第一下拉条件时，向输出端提供第一电源电压，输入及复位电路还被配置为：在正向扫描的置位阶段或逆向扫描的输入阶段，接收第三时钟信号和第二输入信号，并响应于第三时钟信号将第二输入信号的电压写入上拉节点。

例如，如图1所示，本公开的实施例提供一种移位寄存器100，该移位寄存器100包括：输入及置位电路110、存储电路120、输出电路130和第一下拉电路140。输入及置位电路110与上拉节点PU连接；存储电路120与上拉节点PU和输出端OUT分别连接；输出电路130被配置为当上拉节点PU的电压满足输出条件时，向输出端OUT提供第二时钟信号CK2；第一下拉电路140被配置为当满足第一下拉条件时，向输出端OUT提供第一电源电压VSS。

例如，输入及置位电路110被配置为：在正向扫描的输入阶段，接收第一时钟信号CK1和第一输入信号Input1，并响应于第一时钟信号CK1将第一输入信号Input1的电压写入上拉节点PU；在正向扫描的置位阶段，接收第三时钟信号CK3和第二输入信号Input2，并响应于第三时钟信号CK3将第二输入信号Input2的电压写入上拉节点PU。输入及置位电路110还被配置为：在逆向扫描的输入阶段，接收第三时钟信号CK3和第二输入信号

Input2，并响应于第三时钟信号CK3将第二输入信号Input2的电压写入上拉节点PU；在逆向扫描的置位阶段，接收第一时钟信号CK1和第一输入信号Input1，并响应于第一时钟信号CK1将第一输入信号Input1的电压写入上拉节点PU。

例如，如图2所示，本公开实施例提供的移位寄存器100还包括第二下拉电路150。第二下拉电路150被配置为当满足第二下拉条件时，向输出端OUT提供第一电源电压VSS。

例如，第一电源电压VSS为低电平电压(例如，0V)。

例如，如图2所示，第二下拉电路150可以与输出端OUT连接、与第一电源端连接以接收第一电源电压VSS、与第四时钟信号端连接以接收第四时钟信号CK4。又例如，第二下拉电路150也可以与输出端OUT连接、与第一电源端连接以接收第一电源电压VSS、与第四时钟信号端连接以接收第四时钟信号CK4、与上拉节点PU连接(如图2中虚线所示)。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，输出电路130包括第一晶体管T1，第一晶体管T1的第一极与第二时钟信号端连接以接收第二时钟信号CK2，第一晶体管T1的第二极与输出端OUT连接，第一晶体管T1的栅极与上拉节点PU连接。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，存储电路120包括第一电容C1，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与输出端OUT连接。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，输入及置位电路110包括第二晶体管T2和第三晶体管T3。第二晶体管T2的第一极与第一输入信号端连接以接收第一输入信号Input1，第二晶体管T2的第二极与上拉节点PU连接，第二晶体管T2的栅极与第一时钟信号端连接以接收第一时钟信号CK1。第三晶体管T3的第一极与第二输入信号端连接以接收第二输入信号Input2，第三晶体管T3的第二极与上拉节点PU连接，第三晶体管T3的栅极与第三时钟信号端连接以接收第三时钟信号CK3。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，第一下拉电路140包括第四晶体管T4、第五晶体管T5和第二电容C2。第四晶体管T4的第一极与第一电源端连接以接收第一电源电压VSS，第四晶体管T4的第二极与第一下拉节点PD1连接，第四晶体管T4的栅极与上拉节点PU连接。第五晶体管T5的第一极与第一电源端连接以接收第一电源电压VSS，第五晶体管T5的第二极与输出端OUT连接，第五晶体管T5的栅极与第一下拉节点PD1连接。第二电容C2的第一端与第二时钟信号端连接以接收第二时钟信号CK2，第二电容C2的第二端与第一下拉节点PD1连接。

例如，如图3所示，在一个示例中，第二下拉电路150包括第六晶体管T6。第六晶体管T6的第一极与第一电源端连接以接收第一电源电压VSS，第六晶体管T6的第二极与输出端OUT连接，第六晶体管T6的栅极与第四时钟信号端连接以接收第四时钟信号CK4。

例如，如图4所示，在另一个示例中，第二下拉电路150包括第七晶体管T7、第八晶体管T8和第三电容C3。第七晶体管T7的第一极与第一电源端连接以接收第一电源电压VSS，第七晶体管T7的第二极与输出端OUT连接，第七晶体管T7的栅极与第二下拉节点PD2连接；第八晶体管T8的第一极与第一电源端连接以接收第一电源电压VSS，第八晶体管T8的第二极与第二下拉节点PD2连接，第八晶体管T8的栅极与上拉节点PU连接；第三电容C3的第一端与第四时钟信号端连接以接收第四时钟信号CK4，第三电容C3的第二端与第二下拉节点PD2连接。

图4所示的移位寄存器的第二下拉电路150与图3所示的移位寄存器的第二下拉电路的结构不相同。图4所示的移位寄存器的其它电路与图3所示的移位寄存器相同，在此不再赘述。

需要说明的是，图3和图4所示的移位寄存器只是本公开实施例提供的移位寄存器的示例，并非限制本公开的实施例。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V)，关闭电压为高电平电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V)，关闭电压为低电平电压(例如，0V)。本公开的实施例以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用N型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

本公开的实施例还提供一种栅极驱动电路10，如图5所示，栅极驱动电路10包括本公开任一实施例提供的移位寄存器。

例如，本公开实施例提供的栅极驱动电路10，包括级联的多个(例如n个)本公开任一实施例提供的移位寄存器100，除第一级和最后一级移位寄存器100之外，本级移位寄存器100的第一输入信号端与上一级移位寄存器100的输出端OUT连接；本级移位寄存器100的第二输入信号端与下一级移位寄存器100的输出端OUT连接。例如，第一级移位寄存器的第一输入信号端与第一触发信号端连接以接收第一触发信号STV；最后一级移位寄存器的第二输入信号端与第二触发信号端连接以接收第二触发信号RESET。

例如，栅极驱动电路10包括n级移位寄存器SR1、SR2……SRn，这些移位寄存器SR1、SR2……SRn均可以是本公开任一实施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的输出端分别与栅线G1、G2……Gn对应连接。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

本公开的实施例还提供一种显示面板1，如图6所示，显示面板1包括本公开任一实施例提供的栅极驱动电路10。

例如，本公开实施例提供的显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号。

例如，栅线11可以包括图5中所示的栅线G1、G2……Gn，移位寄存器SR1、SR2……SRn中每级移位寄存器用于向对应的栅线G1、G2……Gn输出一行栅极驱动信号。

本公开的实施例还提供一种移位寄存器100的驱动方法，包括执行正向扫描模式的操作或执行逆向扫描模式的操作。如图7所示，正向扫描模式包括第一复位阶段t1、第一初始化阶段t2、输入阶段t3、输出阶段t4、置位阶段t5、第二初始化阶段t6、第二复位阶段t7和第三初始化阶段t8。如图8所示，逆向扫描模式包括第一初始化阶段t1'、第一复位阶段t2'、第二初始化阶段t3'、输入阶段t4'、输出阶段t5'、置位阶段t6'、第三初始化阶段t7'和第二复位阶段t8'。

例如，本公开实施例中的开启电压是指能使相应晶体管第一极和第二级导通的电压，关闭电压是指能使相应晶体管的第一极和第二级断开的电压。当晶体管为P型晶体管时，开启电压为低电压(例如，0V)，关闭电压为高电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电压(例如，5V)，关闭电压为低电压(例如，0V)。图7和图8中所示的驱动波形均以N型晶体管为例进行说明，即开启电压为高电压(例如，5V)，关闭电压为低电压(例如，0V)。

例如，接下来以图3所示的移位寄存器为例说明本公开实施例提供的驱动方法。

例如，如图7所示，在本公开实施例提供的驱动方法中，执行正向扫描模式的操作包括：

在所述第一复位阶段，将上拉节点的电压复位为低电平；

在所述第一初始化阶段，将输出端的电压初始化为低电平；

在所述输入阶段，将所述上拉节点的电压设置为预充电电平；

在所述输出阶段，将所述上拉节点的电压设置为自举电平，将所述输出端的电压设置为高电平；

在所述置位阶段，将所述上拉节点的电压设置为预充电电平，将所述输出端的电压置位为低电平；

在所述第二初始化阶段，将所述输出端的电压初始化为低电平；

在所述第二复位阶段，将所述上拉节点的电压复位为低电平；

在所述第三初始化阶段，将所述输出端的电压初始化为低电平。

例如，在第一复位阶段t1，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为开启电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第三晶体管T3开启，其余晶体管关闭，第三晶体管T3将第二输入信号Input2的低电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压复位为低电平。

例如，在第一初始化阶段t2，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为开启电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第六晶体管T6开启，其余晶体管关闭，第六晶体管T6将低电平的第一电源电压VSS写入输出端。在这种情况下，将输出端OUT的电压初始化为低电平。例如，本公开实施例中描述的第二下拉条件例如为第四时钟信号CK4为开启电压。

例如，在输入阶段t3，第一时钟信号CK1为开启电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为开启电压，第二输入信号Input2为关闭电压。第一晶体管T1、第二晶体管T2、第四晶体管T4开启，其余晶体管关闭，第二晶体管T2将第一输入信号Input1的高电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压设置为预充电电平，预充电电平例如等于第一输入信号Input1的高电平电压(预充电电平例如为图7所示的在输入阶段t3时上拉节点PU的电平)。

例如，在输出阶段t4，第一时钟信号CK1为关闭电压，第二时钟信号CK2为开启电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第一晶体管T1、第四晶体管T4开启，其余晶体管关闭，例如，可以通过设计第二电容C2大小、第四晶体管T4的宽长比使第一下拉节点PD1电位为低，从而使第五晶体管T5关闭。第一晶体管T1将第二时钟信号CK2的高电平电压输出到输出端OUT，由于第一电容C1的自举作用，上拉节点PU的电压举升为自举电平(自举电平高于预充电电平，自举电平例如为图7所示的在输出阶段t4时上拉节点PU的电平)，从而使第一晶体管T1更充分地开启。在这种情况下，将上拉节点PU的电压设置为自举电平，将输出端OUT的电压设置为高电平。例如，本公开实施例中描述的输出条件例如为上拉节点PU的电压为自举电平。

例如，在置位阶段t5，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为开启电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为开启电压。第一晶体管T1、第三晶体管T3开启，其余晶体管关闭，第三晶体管T3将第二输入信号Input2的高电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压设置为预充电电平；将输出端OUT的电压置位为低电平。

例如，在第二初始化阶段t6，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为开启电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第六晶体管T6开启，其余晶体管关闭，第六晶体管T6将低电平的第一电源电压VSS写入输出端。在这种情况下，将输出端OUT的电压初始化为低电平。

例如，在第二复位阶段t7，第一时钟信号CK1为开启电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第二晶体管T2开启，其余晶体管关闭，第二晶体管T2将第一输入信号Input1的低电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压复位为低电平。

例如，在第三初始化阶段t8，第一时钟信号CK1为关闭电压，第二时钟信号CK2为开启电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。通过第二电容C2的耦合作用，使第一下拉节点PD1为高电平，第五晶体管T5开启，其余晶体管关闭，第五晶体管T5将低电平的第一电源电压VSS写入输出端。在这种情况下，将输出端OUT的电压初始化为低电平。例如，本公开实施例中描述的第一下拉条件例如为第一下拉节点PD1为开启电压(例如高电平电压)。

例如，经过上述多个阶段，在正向扫描模式实现了从第一输入信号Input1到输出端OUT输出信号的移位，即在CK1、CK2、CK3、CK4四个时钟控制下实现栅驱动扫描输出。

例如，如图8所示，在本公开实施例提供的驱动方法中，执行逆向扫描模式的操作包括：

在所述第一初始化阶段，将输出端的电压初始化为低电平；

在所述第一复位阶段，将上拉节点的电压复位为低电平；

在所述第二初始化阶段，将所述输出端的电压初始化为低电平；

在所述输入阶段，将所述上拉节点的电压设置为预充电电平；

在所述输出阶段，将所述上拉节点的电压设置为自举电平，将所述输出端的电压设置为高电平；

在所述置位阶段，将所述上拉节点的电压设置为预充电电平，将所述输出端的电压置位为低电平；

在所述第三初始化阶段，将所述输出端的电压初始化为低电平；

在所述第二复位阶段，将所述上拉节点的电压复位为低电平。

例如，在第一初始化阶段t1'，第一时钟信号CK1为关闭电压，第二时钟信号CK2为开启电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。通过第二电容C2的耦合作用，使第一下拉节点PD1为高电平，第五晶体管T5开启，其余晶体管关闭，第五晶体管T5将低电平的第一电源电压VSS写入输出端。在这种情况下，将输出端OUT的电压初始化为低电平。

例如，在第一复位阶段t2'，第一时钟信号CK1为开启电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第二晶体管T2开启，其余晶体管关闭，第二晶体管T2将第一输入信号Input1的低电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压复位为低电平。

例如，在第二初始化阶段t3'，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为开启电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第六晶体管T6开启，其余晶体管关闭，第六晶体管T6将低电平的第一电源电压VSS写入输出端。在这种情况下，将输出端OUT的电压初始化为低电平。

例如，在输入阶段t4'，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为开启电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为开启电压。第一晶体管T1、第三晶体管T3开启，其余晶体管关闭，第三晶体管T3将第二输入信号Input2的高电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压设置为预充电电平。

例如，在输出阶段t5'，第一时钟信号CK1为关闭电压，第二时钟信号CK2为开启电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第一晶体管T1、第四晶体管T4开启，其余晶体管关闭，例如，可以通过设计第二电容C2大小、第四晶体管T4的宽长比使第一下拉节点PD1电位为低，从而使第五晶体管T5关闭。第一晶体管T1将第二时钟信号CK2的高电平电压输出到输出端OUT，由于第一电容C1的自举作用，上拉节点PU的电压举升为自举电平(自举电平高于预充电电平)，从而使第一晶体管T1更充分地开启。在这种情况下，将上拉节点PU的电压设置为自举电平，将输出端OUT的电压设置为高电平。

例如，在置位阶段t6'，第一时钟信号CK1为开启电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为开启电压，第二输入信号Input2为关闭电压。第一晶体管T1、第二晶体管T2、第四晶体管T4开启，其余晶体管关闭，第二晶体管T2将第一输入信号Input1的高电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压设置为预充电电平，将输出端OUT的电压置位为低电平。

例如，在第三初始化阶段t7'，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为关闭电压，第四时钟信号CK4为开启电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第六晶体管T6开启，其余晶体管关闭，第六晶体管T6将低电平的第一电源电压VSS写入输出端。在这种情况下，将输出端OUT的电压初始化为低电平。

例如，在第二复位阶段t8'，第一时钟信号CK1为关闭电压，第二时钟信号CK2为关闭电压，第三时钟信号CK3为开启电压，第四时钟信号CK4为关闭电压，第一输入信号Input1为关闭电压，第二输入信号Input2为关闭电压。第三晶体管T3开启，其余晶体管关闭，第三晶体管T3将第二输入信号Input2的低电平电压写入上拉节点PU。在这种情况下，将上拉节点PU的电压复位为低电平。

例如，经过上述多个阶段，在逆向扫描模式实现了从第二输入信号Input2到输出端OUT输出信号的移位，即在CK1、CK2、CK3、CK4四个时钟控制下实现栅驱动扫描输出。

例如，图4所示的移位寄存器的正向扫描模式的驱动时序与图3所示的移位寄存器正向扫描模式的驱动时序相同；图4所示的移位寄存器的逆向扫描模式的驱动时序与图3所示的移位寄存器逆向扫描模式的驱动时序相同。

例如，图4中第二下拉电路150与图3中所示的不同，当第二下拉节点PD2的电压为开启电压时，第七晶体管T7开启，第七晶体管T7将低电平的第一电源电压VSS写入输出端OUT，也就是说将输出端OUT的电压初始化为低电平。

例如，图9是本公开实施例提供的如图5所示的栅极驱动电路正向扫描模式的时序图，移位寄存器SR1、SR2……SRn中每级移位寄存器可以向对应的栅线G1、G2……Gn依次移位输出栅极驱动信号。

例如，图10是本公开实施例提供的如图5所示的栅极驱动电路逆向扫描模式的时序图，移位寄存器SRn、SRn-1……SR1中每级移位寄存器可以向对应的栅线Gn、Gn-1……G1依次移位输出栅极驱动信号。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板和驱动方法可实现双向扫描、减小时钟跳变带来输出信号的波动，减小晶体管开启时间的比例以减小阈值电压的漂移。例如，本公开实施例提供的移位寄存器和栅极驱动电路驱动方式简单、薄膜晶体管个数少、功耗低，可以实现显示面板的窄边框。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。